JPS58213257A - ロジツク・アナライザ - Google Patents
ロジツク・アナライザInfo
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- JPS58213257A JPS58213257A JP58087897A JP8789783A JPS58213257A JP S58213257 A JPS58213257 A JP S58213257A JP 58087897 A JP58087897 A JP 58087897A JP 8789783 A JP8789783 A JP 8789783A JP S58213257 A JPS58213257 A JP S58213257A
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- JP
- Japan
- Prior art keywords
- logic
- circuit
- signal
- ram
- data
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の利用分野
本発明はロジック・アナライザ、特にパターン発生器と
しても使用できるロジック・アナライザに関する。
しても使用できるロジック・アナライザに関する。
発明の背景
最近、マイクロプロセッサ技術及びコンピュータ技術の
進歩に伴い、種々の電子機器において、ロジック信号処
理技術が一般化してきた。ロジック技術を用いた電子機
器の開発、調整及び故障修理のための測定器として、オ
シロスコープ、ロジックプローブ及びロジック・アナラ
イザ等があるが、特に、ロジック・アナライザは、ロジ
ック技術を用いた電子機器の測定器として最適である。
進歩に伴い、種々の電子機器において、ロジック信号処
理技術が一般化してきた。ロジック技術を用いた電子機
器の開発、調整及び故障修理のための測定器として、オ
シロスコープ、ロジックプローブ及びロジック・アナラ
イザ等があるが、特に、ロジック・アナライザは、ロジ
ック技術を用いた電子機器の測定器として最適である。
即ち、ロジック・アナライザは、複数チャ、ンネルの入
力ロジック信号（データ）をランダム・アクセス・メモ
！Ｉ（ＲＡＭ’）等の記憶手段に記憶した後、この記憶
手段に記憶されたデータを陰極線管（ＣＲＴ）等の表示
手段に表示するので、トリが信号発生以前のデータを測
定できるからである。
力ロジック信号（データ）をランダム・アクセス・メモ
！Ｉ（ＲＡＭ’）等の記憶手段に記憶した後、この記憶
手段に記憶されたデータを陰極線管（ＣＲＴ）等の表示
手段に表示するので、トリが信号発生以前のデータを測
定できるからである。
このように、ロジック・アナライザは、ロジック信号の
測定器として最適であるが、従来のロジック・アナライ
ザは、単に、被測定回路（或いは被測定装置）の各測定
点の信号を観測するだけであり、被測定回路からのロジ
ック信号に応じたパターン・データを発生することがで
きながった。なお、ロジック・アナライザとパターン発
生器を単（−組合せた測定器が提案されているが、この
測定器のパターン発生器はキーボード等により設定され
たパターン・データ（デジタル信号）を発生するもので
あり、ロジック・アナライザが人力したロジック信号に
応じたデータを発生するもので２はなかった。よって、
被測定回路に応じたパターン・データを効率よく発生す
ることが、従来はできなかった。
測定器として最適であるが、従来のロジック・アナライ
ザは、単に、被測定回路（或いは被測定装置）の各測定
点の信号を観測するだけであり、被測定回路からのロジ
ック信号に応じたパターン・データを発生することがで
きながった。なお、ロジック・アナライザとパターン発
生器を単（−組合せた測定器が提案されているが、この
測定器のパターン発生器はキーボード等により設定され
たパターン・データ（デジタル信号）を発生するもので
あり、ロジック・アナライザが人力したロジック信号に
応じたデータを発生するもので２はなかった。よって、
被測定回路に応じたパターン・データを効率よく発生す
ることが、従来はできなかった。
発明の目的
したがって本発明の目的は、人力したロジック信号に応
じたパターン・データを発生するパターン発生機能を有
するロジック・アナライザの提供（二ある。
じたパターン・データを発生するパターン発生機能を有
するロジック・アナライザの提供（二ある。
本発明のロジック・アナライザは、記憶手段と、この記
憶手段の記憶内容を表示する表示手段とを有し、記憶手
段には人力ロジック信号又はこの人力ロジック信号の演
算結果を記憶し、緩衝手段を介して記憶手段の記憶内容
をパターン・データとして出力する。
憶手段の記憶内容を表示する表示手段とを有し、記憶手
段には人力ロジック信号又はこの人力ロジック信号の演
算結果を記憶し、緩衝手段を介して記憶手段の記憶内容
をパターン・データとして出力する。
発明の実施例
以下、添付図を参照して本発明の好適な実施例について
説明する。
説明する。
第１図は本発明に係るロジック・アナライザの好適な実
施例のブロック図である。第１図に示したロジック・ア
ナライザには、４個のプローブＩＯＡ〜１． ＯＤが接
続されている。夫々のプローブは８個のチップな有し、
夫々８ブーヤンネルの入力ロジック信号を受けることが
できる。プローブＩＯＡ〜１０Ｄからのロジック信号は
比較器１２に供給される。比較器１２は、人力ロジック
信号のレベルを、第１図の各ブロックに適したロジック
レベル（例えば、ＴＴＬ（）ランジスダトランジスタ・
レベル））に変換し、可変遅延手段６゜を介して高速Ｒ
ＡＭ等で構成されたデータ用記憶回路１４、並びにトリ
ガ回路１６（ワード・リコグナイザ及びカウンタを含む
）に供給する。データ用記憶回路１４、トリガ回路１６
は、バス２０（データ、アドレス及び制御バスを含む）
に接続している。スタート／ストップ制御回路２２は、
バス２０からの命令信号により、データ用記憶回路１４
の記憶動作即ち人力データ取込みを開始させ、更に、ト
リが回路１６からの出力に応じてデータ用記憶回路１４
の記憶動作を停止させる。中央処理装置（ＣＰＵ）２４
は、例えば市販のＺ８０Ａ型マイクロプロセッサであり
、論理演算手段及び回路動作の処理手段として動作する
。リード・オンリ・メモリ（ＲＯＭ）２６は、ＣＰＵ２
４の処理手順を記憶するファームウェア用の記憶回路で
あり、ＲＡＭ２８は、ＣＰＵ２４の一時記憶回路として
動作すると共に表示ＲＡＭ領域も含む記憶回路である。
施例のブロック図である。第１図に示したロジック・ア
ナライザには、４個のプローブＩＯＡ〜１． ＯＤが接
続されている。夫々のプローブは８個のチップな有し、
夫々８ブーヤンネルの入力ロジック信号を受けることが
できる。プローブＩＯＡ〜１０Ｄからのロジック信号は
比較器１２に供給される。比較器１２は、人力ロジック
信号のレベルを、第１図の各ブロックに適したロジック
レベル（例えば、ＴＴＬ（）ランジスダトランジスタ・
レベル））に変換し、可変遅延手段６゜を介して高速Ｒ
ＡＭ等で構成されたデータ用記憶回路１４、並びにトリ
ガ回路１６（ワード・リコグナイザ及びカウンタを含む
）に供給する。データ用記憶回路１４、トリガ回路１６
は、バス２０（データ、アドレス及び制御バスを含む）
に接続している。スタート／ストップ制御回路２２は、
バス２０からの命令信号により、データ用記憶回路１４
の記憶動作即ち人力データ取込みを開始させ、更に、ト
リが回路１６からの出力に応じてデータ用記憶回路１４
の記憶動作を停止させる。中央処理装置（ＣＰＵ）２４
は、例えば市販のＺ８０Ａ型マイクロプロセッサであり
、論理演算手段及び回路動作の処理手段として動作する
。リード・オンリ・メモリ（ＲＯＭ）２６は、ＣＰＵ２
４の処理手順を記憶するファームウェア用の記憶回路で
あり、ＲＡＭ２８は、ＣＰＵ２４の一時記憶回路として
動作すると共に表示ＲＡＭ領域も含む記憶回路である。
ＲＯＭ２６及びＲＡＭ２８もバス２０に接続している。
キーボード３０は、複数のキーを有し、カーソルの制御
、制御信号及びデータの人力等に利用され、同様にバス
２０に接続している。バス２０に接続した表示制御回路
３２は、水平同期信号、垂直同期信号、及びＲ，ＡＭ２
８の表示ＲＡＭ領域のデータに基づいて輝度信号を出力
し、表示手段であるラスク走査型ＣＲＴ３４にデータ等
を表示する。クロックパルス発生器３６は、バス２０か
らの命令信号に応じた周波数のクロックパルスをデータ
用記憶回路１４、トリが回路１６等に供給する。尚、Ｃ
ＰＵ２４．ＲＯＭ２６、ＲＡＭ２８、キーボード３０の
クロック周波数は、例えば４Ｍｌ−１ｚ（ＣＰＵ２４が
Ｚ８０Ａの場合）で固定である。バス２０に接続した緩
衝手段６２からは、後述するパターン・データを出力す
る。
、制御信号及びデータの人力等に利用され、同様にバス
２０に接続している。バス２０に接続した表示制御回路
３２は、水平同期信号、垂直同期信号、及びＲ，ＡＭ２
８の表示ＲＡＭ領域のデータに基づいて輝度信号を出力
し、表示手段であるラスク走査型ＣＲＴ３４にデータ等
を表示する。クロックパルス発生器３６は、バス２０か
らの命令信号に応じた周波数のクロックパルスをデータ
用記憶回路１４、トリが回路１６等に供給する。尚、Ｃ
ＰＵ２４．ＲＯＭ２６、ＲＡＭ２８、キーボード３０の
クロック周波数は、例えば４Ｍｌ−１ｚ（ＣＰＵ２４が
Ｚ８０Ａの場合）で固定である。バス２０に接続した緩
衝手段６２からは、後述するパターン・データを出力す
る。
次に、本発明によるロジック信号の測定及び演算につい
て説明する。先ず、オペレータはプローブＩＯＡ〜１０
Ｄの内適当なプローブを１個選択し、プローブの７個の
チップの内６個を第２図に示した被測定回路の入力端子
１〜６に、残りの１個のチップを出力端子７に夫々接続
済であり７個のチップと被測定回路の各端子１〜７の接
続関係は既にキーボード３０から人力しであると仮定す
る。尚、説明を簡単にするため、以下、第２図の端子１
〜７は、夫々プローブＩＯＡのチップ■〜７に接続され
るものとする。次に、ロジック信号の測定及び演算のス
テップ番号を振り、順を追って説明する。
て説明する。先ず、オペレータはプローブＩＯＡ〜１０
Ｄの内適当なプローブを１個選択し、プローブの７個の
チップの内６個を第２図に示した被測定回路の入力端子
１〜６に、残りの１個のチップを出力端子７に夫々接続
済であり７個のチップと被測定回路の各端子１〜７の接
続関係は既にキーボード３０から人力しであると仮定す
る。尚、説明を簡単にするため、以下、第２図の端子１
〜７は、夫々プローブＩＯＡのチップ■〜７に接続され
るものとする。次に、ロジック信号の測定及び演算のス
テップ番号を振り、順を追って説明する。
（１）オペレータが、キーボード３０から人力データの
取込を指示すると、スタート／ストップ制御回路２２は
、ＣＰＵ２４からの命令信号に基づき、取込開始命令信
号をデータ用記憶回路１４に出力する。
取込を指示すると、スタート／ストップ制御回路２２は
、ＣＰＵ２４からの命令信号に基づき、取込開始命令信
号をデータ用記憶回路１４に出力する。
（２）データ用記憶回路１４は、この取込開始信号に応
じ、指定されたプローブのチップからの人力データを、
比較器１２を介して取り込み、順次所定の記憶領域に記
憶する。
じ、指定されたプローブのチップからの人力データを、
比較器１２を介して取り込み、順次所定の記憶領域に記
憶する。
（３））リガ回路１６が、人力データからトリガ・ワー
ドを検出し、その後所定数のクロック信号を計数すると
、トリが回路１６はスタート／ストップ制御回路２２に
信号を出力する。
ドを検出し、その後所定数のクロック信号を計数すると
、トリが回路１６はスタート／ストップ制御回路２２に
信号を出力する。
（４）スタート／ストップ制御回路２２は、トリガ回路
１６からの出力信号に応じ、取込停止信号をデータ用記
憶回路１４に印加し、データ用記憶回路１４の人力デー
タ取込みを停止させる。
１６からの出力信号に応じ、取込停止信号をデータ用記
憶回路１４に印加し、データ用記憶回路１４の人力デー
タ取込みを停止させる。
（５）キーボード３０から、データ用記憶回路１４に取
り込んだデータの表示を指示する。
り込んだデータの表示を指示する。
（６）Ｃ，ＰＵ２４は、データ用記憶回路１４じ記憶さ
れているデータを、ＲＡＭ２８のＣＩ） Ｕ・ＲＡＭの
第１領域（第１記憶手段）に転送して記憶し、次に、表
示内容をフォント情報（例えば、コード信号）としてＲ
ＡＭ２８の表示領域に記憶し、表示ＲＡ Ｍの内容をＣ
ＲＴ ３４に表示する。
れているデータを、ＲＡＭ２８のＣＩ） Ｕ・ＲＡＭの
第１領域（第１記憶手段）に転送して記憶し、次に、表
示内容をフォント情報（例えば、コード信号）としてＲ
ＡＭ２８の表示領域に記憶し、表示ＲＡ Ｍの内容をＣ
ＲＴ ３４に表示する。
（ＲＡＭ２８の各領域を第４図に示す。）（７）キーボ
ード３０から第２図に示した論理回路の論理演算式を入
力し、ＲＡＭ２８のＣＰＵ−ＲＡＭの演算式領域に記憶
する。
ード３０から第２図に示した論理回路の論理演算式を入
力し、ＲＡＭ２８のＣＰＵ−ＲＡＭの演算式領域に記憶
する。
（８）ＣＰＵ２４は、ＲＡＭ２８のＣＰＵ・ＲＡＭに記
憶されている演算式を構文解析し、その解析結果に応じ
てＲＡＭ２８のＣＩ） Ｕ −ＲＡＭの第１領域からデ
ータを収り出し、ＲＯＭ２６に記憶されている論理演算
のサブルーチンにより演算を行い、その結果をＲＡＭ２
８のＣＰＵ−ＲＡＭの第２領域（第２記憶手段）に記憶
する。尚、途中結果は、ＣＰＵ２４の一時記憶用の記憶
回路に記憶する。
憶されている演算式を構文解析し、その解析結果に応じ
てＲＡＭ２８のＣＩ） Ｕ −ＲＡＭの第１領域からデ
ータを収り出し、ＲＯＭ２６に記憶されている論理演算
のサブルーチンにより演算を行い、その結果をＲＡＭ２
８のＣＰＵ−ＲＡＭの第２領域（第２記憶手段）に記憶
する。尚、途中結果は、ＣＰＵ２４の一時記憶用の記憶
回路に記憶する。
（９）入力された論理演算式及びＲＡＭ２８の第２領域
のデータをフォント情報としてＲＡＭ２８の表示ＲＡＭ
に記憶し、この表示ＲＡＭの内容をＣＲＴ ３４に表示
する。
のデータをフォント情報としてＲＡＭ２８の表示ＲＡＭ
に記憶し、この表示ＲＡＭの内容をＣＲＴ ３４に表示
する。
例えば、第２図に示した被測定回路の論理演算式は、
（（ｌＡ２）↑６）Ｖ（（３，Ａ４）↓・５）で表わさ
れる。ここで、数字１〜６は第２図の被測定回路の入力
端子１〜６に人力される信号を示し、八は論理積、■は
論理和を示し、↑はＤフリップ・フロップ４２がクロッ
クパルスの立上りでデータ端に人力された信号をラッチ
（取り込んで保持）することを示し、↓はＤフリップ・
フロップ４６がグロックパルスの立下りでデータ端に人
力された信号をラッチすることを示す。即ち、上記の論
理演算式は、入力端子１と２に印加されたロジック信号
の論理積出力の立」ニリで入力端子６の信号をラッチし
たものと、入力端子３と４に印加された信号の論理積出
力の立下りで入力端子５の信号をラッチしたものとの論
理和を表わす。
れる。ここで、数字１〜６は第２図の被測定回路の入力
端子１〜６に人力される信号を示し、八は論理積、■は
論理和を示し、↑はＤフリップ・フロップ４２がクロッ
クパルスの立上りでデータ端に人力された信号をラッチ
（取り込んで保持）することを示し、↓はＤフリップ・
フロップ４６がグロックパルスの立下りでデータ端に人
力された信号をラッチすることを示す。即ち、上記の論
理演算式は、入力端子１と２に印加されたロジック信号
の論理積出力の立」ニリで入力端子６の信号をラッチし
たものと、入力端子３と４に印加された信号の論理積出
力の立下りで入力端子５の信号をラッチしたものとの論
理和を表わす。
第３図はタイミング表示モードによる表示画面を示す図
であり、第２図の論理回路（被測定回路）の人力及び出
力信号のタイミング波形（入力端子１〜６の波形は夫々
Ａ６〜Ａ１により、また出力端子７の波形はＡ７によ°
り示す）、第２図の回路の論理演算式、及びこの論理演
算式に基づいて第２図の入力信号を演算して得た信号の
タイミング波形＊＊（即ち、第２図の被測定回路の予想
出力信号）を示している。このように、オペレータは、
被測定回路の出力信号のタイミング波形を、演算結果に
基づくタイミング波形と簡単に比較できるので、被測定
回路の動作の正常或いは異常を極めて簡単に判断するこ
とができる。尚、タイミング表示モードの代りに、ステ
ート表示モードにより表示してもよい。
であり、第２図の論理回路（被測定回路）の人力及び出
力信号のタイミング波形（入力端子１〜６の波形は夫々
Ａ６〜Ａ１により、また出力端子７の波形はＡ７によ°
り示す）、第２図の回路の論理演算式、及びこの論理演
算式に基づいて第２図の入力信号を演算して得た信号の
タイミング波形＊＊（即ち、第２図の被測定回路の予想
出力信号）を示している。このように、オペレータは、
被測定回路の出力信号のタイミング波形を、演算結果に
基づくタイミング波形と簡単に比較できるので、被測定
回路の動作の正常或いは異常を極めて簡単に判断するこ
とができる。尚、タイミング表示モードの代りに、ステ
ート表示モードにより表示してもよい。
更（二、後述するように、被測定回路の動作が正常でな
い場合には、本発明に係るロジック・アナライザの出力
を次段の被測定回路の人力信号として用いることができ
るので、本発明に係る口泥り賢 シック・アナライザは、パターン ” としても使用することができる。
い場合には、本発明に係るロジック・アナライザの出力
を次段の被測定回路の人力信号として用いることができ
るので、本発明に係る口泥り賢 シック・アナライザは、パターン ” としても使用することができる。
ところで、第２図に示した被測定回路では、Ｉ）フリッ
プ・フロップ４２及１び４６のクロック端に印加される
信号は、入力端子６及び５のロジック信号より位相が遅
れている（μｍ３ち、アンド回路４０及び４８の人出方
間（二位相ずれ（所謂スキュー）がある）。この位相に
より、たとえ被測定回路が正常に動作していたとしても
、実際の出力信号と演算結果が異なる場合が生ずるので
この位相ずれを補償して演算する必要がある。
プ・フロップ４２及１び４６のクロック端に印加される
信号は、入力端子６及び５のロジック信号より位相が遅
れている（μｍ３ち、アンド回路４０及び４８の人出方
間（二位相ずれ（所謂スキュー）がある）。この位相に
より、たとえ被測定回路が正常に動作していたとしても
、実際の出力信号と演算結果が異なる場合が生ずるので
この位相ずれを補償して演算する必要がある。
このため、本発明では、ソフトウェアによるスキュ一対
策と、ハードウェア喝よるスキュ一対策とを講じている
。先ず、ソフトウェアによるスキュ一対策を説明する。
策と、ハードウェア喝よるスキュ一対策とを講じている
。先ず、ソフトウェアによるスキュ一対策を説明する。
第４図は、本発明し係るソフトウェアによるスキー一対
策を説明するために、Ｉ＜ＡＭ２８のＣＰＵ−ＲＡＭの
記憶領域区分及びＣＰ Ｕ −ＲＡＭの第１領域の一部
分を模型的に表わした図である。第＊回（二おいて、左
側の００００〜０１００．０１０１〜ＦＦＦＦはＲＡＭ
２８のアドレスを示し、ＣＰＵ−ＲＡＭには、第１領域
（第１記憶手段）、第２領域（第２記憶手段）、演算式
領域、フラッグ領域、スキュー領域等がある。ソフトウ
ェアによるスキー−を行うためには、前述した本発明に
よるロジック信号の測定及び演算のためのステップ（１
）〜（９）の一部分を次のように変更する必要がある。
策を説明するために、Ｉ＜ＡＭ２８のＣＰＵ−ＲＡＭの
記憶領域区分及びＣＰ Ｕ −ＲＡＭの第１領域の一部
分を模型的に表わした図である。第＊回（二おいて、左
側の００００〜０１００．０１０１〜ＦＦＦＦはＲＡＭ
２８のアドレスを示し、ＣＰＵ−ＲＡＭには、第１領域
（第１記憶手段）、第２領域（第２記憶手段）、演算式
領域、フラッグ領域、スキュー領域等がある。ソフトウ
ェアによるスキー−を行うためには、前述した本発明に
よるロジック信号の測定及び演算のためのステップ（１
）〜（９）の一部分を次のように変更する必要がある。
即ち、ステップ（７）の次に、ｒ （７’）キーボード
３ｏから各チャンネルの位相ずれ（スキー−情報）をク
ロック数で表わしく各素子のスキー−はカタログ又は実
測で得られ、クロック周期とクロック数の積で表される
）、その値をＲＡＭＺ８のＣＰＵ−ＲＡＭのスキュー領
域に記憶する。」 のステップを挿入し、ステップ（８）及び（９）を夫々
次の（８）（９）に変更する。
３ｏから各チャンネルの位相ずれ（スキー−情報）をク
ロック数で表わしく各素子のスキー−はカタログ又は実
測で得られ、クロック周期とクロック数の積で表される
）、その値をＲＡＭＺ８のＣＰＵ−ＲＡＭのスキュー領
域に記憶する。」 のステップを挿入し、ステップ（８）及び（９）を夫々
次の（８）（９）に変更する。
ｒ（８）ＣＰＵ２４は、ＲＡＭ２８のＣＰｔＪ−ＲＡＭ
に記憶されている演算式を構文解析し、その解析結果及
びスキー−情報により、必要に応じてビット数（アドレ
ス）をずらしてデータを第１領域から読み出し、ＲＯＭ
２６＋＝記憶したサブルーチン（二より演算を行い、そ
の結果をＲＡＭ２８のＣ１）Ｕ−ＲＡＭの第２領域に記
憶する。Ｊｒ（９）演算式、スキュー情報、及び第２領
域のデータをフォントとして表示ＲＡＭ領域に記憶する
。」 尚、人力信号を取り込むクロック信号の周期は、考慮す
る位相ずれ（スキュ一時間）より短くなければならない
。
に記憶されている演算式を構文解析し、その解析結果及
びスキー−情報により、必要に応じてビット数（アドレ
ス）をずらしてデータを第１領域から読み出し、ＲＯＭ
２６＋＝記憶したサブルーチン（二より演算を行い、そ
の結果をＲＡＭ２８のＣ１）Ｕ−ＲＡＭの第２領域に記
憶する。Ｊｒ（９）演算式、スキュー情報、及び第２領
域のデータをフォントとして表示ＲＡＭ領域に記憶する
。」 尚、人力信号を取り込むクロック信号の周期は、考慮す
る位相ずれ（スキュ一時間）より短くなければならない
。
一ハードウェアによりスキー一対策を行なうには、キー
ボード３０からのスキュー情報により、可遅延手段６０
が選択した人力信号を設定時間だけ遅延させる。
ボード３０からのスキュー情報により、可遅延手段６０
が選択した人力信号を設定時間だけ遅延させる。
緩衝手段６２は上述したように、Ｒ，’ＬＭ２８のＣＩ
）Ｕ−ＲＡＭの第１又は第２領域のデータを外部に出力
するために設けたものである。しだがりて、緩衝手段６
２を設けることにより、本発明に係るロジック・アナラ
イザをパターン発生器として利用することができる。尚
、緩衝手段６２を単なる緩衝増幅器とすれば、ＣＰＵ−
ＲＡＭに記憶したデータを、ＣＰＵクロック（」二連し
たように、例えば４ＭＨｚ ）でしか出力できないが、
緩衝手段６２じ高速記憶回路と緩衝増幅、器を設ければ
、ＣＰＵクロックで ＣＰＵ・ＲＡＭ
からデータを転送し、所望クロック周波数（オペレータ
がキーボード３０から人力する）で出力することができ
る。尚、緩衝手段６２には、ＲＡＭ２８のＣＰＵ−ＲＡ
Ｍの第２領域の演算結果だけでなく、第１領域に収り込
んだデータを転送するよう（ニしてもよい。
）Ｕ−ＲＡＭの第１又は第２領域のデータを外部に出力
するために設けたものである。しだがりて、緩衝手段６
２を設けることにより、本発明に係るロジック・アナラ
イザをパターン発生器として利用することができる。尚
、緩衝手段６２を単なる緩衝増幅器とすれば、ＣＰＵ−
ＲＡＭに記憶したデータを、ＣＰＵクロック（」二連し
たように、例えば４ＭＨｚ ）でしか出力できないが、
緩衝手段６２じ高速記憶回路と緩衝増幅、器を設ければ
、ＣＰＵクロックで ＣＰＵ・ＲＡＭ
からデータを転送し、所望クロック周波数（オペレータ
がキーボード３０から人力する）で出力することができ
る。尚、緩衝手段６２には、ＲＡＭ２８のＣＰＵ−ＲＡ
Ｍの第２領域の演算結果だけでなく、第１領域に収り込
んだデータを転送するよう（ニしてもよい。
発明の効果
このように、本発明に係るロジック・アナライザは、あ
る被測定回路の動作が正常でない場合、ロジック・アナ
ライザの、出力（即ち、緩衝手段６２の出力）を次段の
被測定回路）二印加するパターン発生器として使用する
ことができる。勿論、被測定回路の動作の正常・異常に
拘らず、所望の論理演算式をロジック・アナライザに記
憶させ、所定の人力信号を人力して、本発明に係るロジ
ック・アナライザを単独のパターン発生器としても利用
することができる。また記憶した人力信号をそのままパ
ターン・データとして出力しても有効に利用できる。更
に緩衝手段６２に記憶回路を設ければ、出カバターン・
データのクロック周波数を任意にすることができ、応用
範囲が広がる。
る被測定回路の動作が正常でない場合、ロジック・アナ
ライザの、出力（即ち、緩衝手段６２の出力）を次段の
被測定回路）二印加するパターン発生器として使用する
ことができる。勿論、被測定回路の動作の正常・異常に
拘らず、所望の論理演算式をロジック・アナライザに記
憶させ、所定の人力信号を人力して、本発明に係るロジ
ック・アナライザを単独のパターン発生器としても利用
することができる。また記憶した人力信号をそのままパ
ターン・データとして出力しても有効に利用できる。更
に緩衝手段６２に記憶回路を設ければ、出カバターン・
データのクロック周波数を任意にすることができ、応用
範囲が広がる。
第１図は本発明の好適な実施例のブロック、図、第２図
は本発明を説明するための被測定回路の一具体回路図、
第３図は本発明を説明するための表示画面図、第４図は
本発明を説明するための記憶手段の記憶領域を模型的に
表わした図である。 ２８：記憶手段 ３４：表示手段 ６２：緩衝手段 特許出願人二ソニー・テクトロニクス株式会社麹２図 第５図 第４因
は本発明を説明するための被測定回路の一具体回路図、
第３図は本発明を説明するための表示画面図、第４図は
本発明を説明するための記憶手段の記憶領域を模型的に
表わした図である。 ２８：記憶手段 ３４：表示手段 ６２：緩衝手段 特許出願人二ソニー・テクトロニクス株式会社麹２図 第５図 第４因
Claims (1)
- （１） 記憶手段と、該記憶手段の記憶内容を表示す
る表示手段とを有するロジック・アナライザにおいて、
上記記憶手段に入力ロジック信号又は該人力ロジック技
術の演算結果を記憶し、緩衝手段を介して上記記憶手段
の記憶内容を出力することを特徴とするロジック・アナ
ライザ。 ＋２１ ｌ記緩衝手段は緩衝増幅器であることを特徴
とする特許請求の範囲第１項記載のロジック・アナライ
ザ。 （３１ｌ記緩衝手段は記憶回路及び緩衝増幅器であり、
上記記憶手段の記憶内容を上記記憶回路に転送した後、
所望クロック周波数で出力することを特徴とする特許請
求の範囲第１項記載のロジック・アナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087897A JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087897A JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP583582A Division JPS58123466A (ja) | 1982-01-18 | 1982-01-18 | ロジツク・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213257A true JPS58213257A (ja) | 1983-12-12 |
| JPH0133784B2 JPH0133784B2 (ja) | 1989-07-14 |
Family
ID=13927678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087897A Granted JPS58213257A (ja) | 1983-05-19 | 1983-05-19 | ロジツク・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008191060A (ja) * | 2007-02-07 | 2008-08-21 | Yokogawa Electric Corp | デバイステストデータ表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
-
1983
- 1983-05-19 JP JP58087897A patent/JPS58213257A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342869A (en) * | 1976-09-30 | 1978-04-18 | Iwatsu Electric Co Ltd | Signal observing apparatus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008191060A (ja) * | 2007-02-07 | 2008-08-21 | Yokogawa Electric Corp | デバイステストデータ表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0133784B2 (ja) | 1989-07-14 |
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