JPH0132952B2

JPH0132952B2 -

Info

Publication number: JPH0132952B2
Application number: JP57005835A
Authority: JP
Inventors: Hidemi Yokogawa; Teruo Manome; Yasuhiko Miki; Machiko Tomioka; Myuki Fukuzawa
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1982-01-18
Filing date: 1982-01-18
Publication date: 1989-07-11
Also published as: JPS58123466A

Description

【発明の詳細な説明】本発明はロジツク・アナライザ（論理分析器）、
特に論理演算機能を有するロジツク・アナライザ
に関する。

最近、マイクロプロセツサ技術及びコンピユー
タ技術の進歩に伴い、種々の電子機器において、
ロジツク信号処理技術が一般化してきた。ロジツ
ク技術を用いた電子機器の開発、調整及び故障修
理のための測定器として、オシロスコープ、ロジ
ツクプローブ及びロジツク・アナライザ等がある
が、特に、ロジツク・アナライザは、ロジツク技
術を用いた電子機器の測定器として最適である。
即ち、ロジツク・アナライザは、複数チヤンネル
の入力ロジツク信号（データ）をランダム・アク
セス・メモリ（RAM）等の記憶手段に記憶した
後、この記憶手段に記憶されたデータを陰極線管
（CRT）等の表示手段に表示するので、トリガ信
号発生以前のデータを測定できるからである。と
ころで、ロジツク・アナライザには２種類の表示
モードがある。その一つは、ロジツク信号を信号
波形として表示するタイミング表示モードであ
り、他の一つは、記憶したデータを２進、８進、
16進法等のワードとして文字（数字を含む）によ
り表示するステート表示モードである。

このように、ロジツク・アナライザは、ロジツ
ク信号の測定器として最適であるが、従来のロジ
ツク・アナライザは、単に、被測定回路（或いは
被測定装置）の各測定点の信号を観測するだけで
あり、測定結果が正しいか否か（即ち、被測定回
路が正常に動作しているか否か）の判断機能を持
つていなかつた。つまり、従来のロジツク・アナ
ライザは、論理回路の入出力信号を測定しても、
測定された入出力関係が正しいか否かの判断がで
きないという問題があつた。

したがつて、本発明の目的は、ロジツク・アナ
ライザに論理演算機能をもたせ、被測定回路の出
力を予想できるロジツク・アナライザを提供する
ことである。

本発明の他の目的は、ロジツク・アナライザに
論理演算機能をもたせ、論理演算結果を被測定回
路からの実際の出力と比較し、比較結果を表示で
きるロジツク・アナライザを提供することであ
る。

本発明の更に他の目的は、ロジツク・アナライ
ザに論理演算機能をもたせ、被測定回路のスキユ
ー（入出力間の位相のずれ）を考慮して演算を行
うロジツク・アナライザを提供することである。

以下、添付の図面を参照して、本発明の好適実
施例を説明する。先ず、第１図乃至第６図を参照
し、本発明の第１実施例について説明する。

第１図は本発明に係るロジツク・アナライザの
第１実施例のブロツク図である。第１図に示した
ロジツク・アナライザには、４個のプローブ１０
Ａ〜１０Ｄが接続されている。夫々のプローブは
８個のチツプを有し、夫々８チヤンネルの入力ロ
ジツク信号を受けることができる。プローブ１０
Ａ〜１０Ｄからのロジツク信号は比較器１２に供
給される。比較器１２は、入力ロジツク信号のレ
ベルを、第１図の各ブロツクに適したロジツクレ
ベル（例えば、TTL（トランジスタ・トランジス
タ・レベル）に変換し、高速RAM等で構成され
たデータ用記憶回路１４、並びにトリガ回路１６
（ワード・リコグナイザ及びカウンタを含む）に
供給する。データ用記憶回路１４、トリガ回路１
６は、バス２０（データ、アドレス及び制御バス
を含む）に接続している。スタート／ストツプ制
御回路２２は、バス２０からの命令信号により、
データ用記憶回路１４の記憶動作即ち入力データ
取込みを開始させ、更に、トリガ回路１６からの
出力に応じてデータ用記憶回路１４の記憶動作を
停止させる。中央処理装置（CPU）２４は、例
えば市販のZ80A型マイクロプロセツサであり、
論理演算手段及び回路動作の処理手段として動作
する。リード・オンリ・メモリ（ROM）２６
は、CPU２４の処理手順を記憶するフアームウ
エア用の記憶回路であり、RAM２８は、CPU２
４の一時記憶回路として動作すると共に表示
RAM領域も含む記憶回路である。ROM２６及
びRAM２８もバス２０に接続している。キーボ
ード３０は、複数のキーを有し、カーソルの制
御、制御信号及びデータの入力等に利用する入力
手段であり、同様にバス２０に接続している。バ
ス２０に接続した表示制御回路３２は、水平同期
信号、垂直同期信号、及びRAM２８の表示
RAM領域のデータに基づいて輝度信号を出力
し、表示手段であるラスタ走査型CRT３４にデ
ータを表示する。クロツクパルス発生器３６は、
バス２０からの命令信号に応じた周波数のクロツ
クパルスをデータ用記憶回路１４、トリガ回路１
６等に供給する。尚、CPU２４、ROM２６、
RAM２８、キーボード３０のクロツク周波数
は、例えば4MHz（CPU２４がZ80Aの場合）で
固定である。

次に、添付の第２図乃至第５図を参照し、更に
詳しく本発明の第１実施例を説明する。尚、本実
施例では、被測定回路として、第２図の論理回路
を想定している。第２図において、１乃至６は
夫々回路の入力端子、７は出力端子である。入力
端子１，２はアンド回路４０の入力端に接続し、
アンド回路４０の出力端はＤフリツプ・フロツプ
４２のクロツク端に接続している。Ｄフリツプ・
フロツプ４２のデータ入力端は入力端子６に接続
し、Ｄフリツプ・フロツプ４２のＱ出力端はオア
回路４４の一方の入力端に接続している。オア回
路４４の他方の入力端は、Ｄフリツプ・フロツプ
４６のＱ出力端に接続し、Ｄフリツプ・フロツプ
４６のデータ入力端及びクロツク端は夫々入力端
子５及びアンド回路４８の出力端に接続し、アン
ド回路４８の２個の入力端は夫々入力端子３及び
４に接続している。

次に、本発明によるロジツク信号の測定及び演
算について説明する。先ず、オペレータはプロー
ブ１０Ａ〜１０Ｄの内適当なプローブを１個選択
し、プローブの８個のチツプの内７個を第２図に
示した回路の入力端子１〜６及び出力端子７に接
続済であり、７個のチツプと第２図の端子１〜６
の接続関係は既にキーボード３０から入力してあ
ると仮定する。尚、説明を簡単にするため、以
下、第２図の端子１〜７は、夫々プローブ１０Ａ
のチツプ１〜７に接続されるものとする。次に、
ロジツク信号の測定及び演算のステツプに番号を
振り、順に追つて説明する。

(1) オペレータが、キーボード３０から入力デー
タの取込を指示すると、スタート／ストツプ制
御回路２２は、CPU２４からの命令信号に基
づき、取込開始命令信号をデータ用記憶回路１
４に出力する。

(2) データ用記憶回路１４は、この取込開始信号
に応じ、指定されたプローブのチツプからの入
力データを、比較器１２を介して時経列に取り
込み、順次所定の記憶領域に記憶する。

(3) トリガ回路１６が、入力データからトリガ・
ワードを検出し、その後所定数のクロツク信号
を計数すると、トリガ回路１６はスタート／ス
トツプ制御回路２２に信号を出力する。

(4) スタート／ストツプ制御回路２２は、トリガ
回路１６からの出力信号に応じ、取込停止信号
をデータ用記憶回路１４に印加し、データ用記
憶回路１４の入力データ取込みを停止させる。

(5) キーボード３０から、データ用記憶回路１４
に取り込んだデータの表示を指示する。

(6) CPU２４は、データ用記憶回路１４に記憶
されているデータを、RAM２８のCPU・
RAMの第１領域（第１記憶手段）に転送して
記憶し、次に、表示内容をフオント情報（例え
ば、コード信号）としてRAM２８の表示領域
に記憶し、表示RAMの内容をCRT３４に表示
する。

(7) キーボード３０から第２図に示した論理回路
の論理演算式を入力し、RAM２８のCPU・
RAMの演算式領域に記憶する。

(8) CPU２４は、RAM２８のCPU・RAMに記
憶されている演算式を構文解析し、その解析結
果に応じてRAM２８のCPU・RAMの第１領
域からデータを取り出し、ROM２６に記憶さ
れている論理演算のサブルーチン（第１０図乃
至第１４図を参照して後述する）により演算を
行い、その結果をRAM２８のCPU・RAMの
第２領域（第２記憶手段）に記憶する。尚、途
中結果は、CPU２４の一時記憶用の記憶回路
に記憶する。

(9) 入力された論理演算式及びRAM２８の第２
領域のデータをフオント情報としてRAM２８
の表示RAMに記憶し、この表示RAMの内容
をCRT３４に表示する。

尚、第２図に示した被測定回路の論理演算式
は、（（1Λ2）↑６）Ｖ（（3Λ4）↓５）で表わされる。ここで、数字１〜６は第２図の被
測定回路の入力端子１〜６に入力される信号を示
し、Λは論理積、Ｖは論理和を示し、↑はＤフリ
ツプ・フロツプがクロツクパルスの立上りでデー
タ端に入力された信号をラツチ（取り込んで保
持）することを示し、↓はＤフリツプ・フロツプ
がクロツクパルスの立下りでデータ端に入力され
た信号をラツチすることを示す。即ち、上記の論
理演算式は、入力端子１と２に印加されたロジツ
ク信号の論理積出力の立上りで入力端子６の信号
をラツチしたものと、入力端子３と４に印加され
た信号の論理積出力の立下りで入力端子５の信号
をラツチしたものとの論理和を表わす。

第３図はタイミング表示モードによる表示画面
を示す図であり、第２図に論理回路（被測定回
路）の入力信号のタイミング波形、第２図の回路
の論理演算式、及びこの論理演算式に基づいて第
２図の入力信号を演算して得た信号のタイミング
波形（即ち、第２図の被測定回路の予想出力信
号）を示している。第３図の表示を更に詳しく説
明すると、最上段の四角で囲つたPAGE＝CAL
は、現表示が校正表示（或いは模擬表示）である
ことを示し、左端の四角で囲つたＡ６〜Ａ１はキ
ーボード３０を介して選択したプローブ１０Ａ
（即ち、アルフアベツトによつてプローブ１０Ａ
〜１０Ｄの何れが選択されているかを示す）のチ
ツプ番号（即ち、選択されたチヤンネル番号）を
示し、同じく左端の番号１〜６は表示画面のチヤ
ンネル番号を示す。したがつて、画面の最上段か
ら６番目までのチヤンネルのタイミング波形は、
夫々第２図の入力端子６〜１に入力され且つプロ
ーブ１０Ａのチツプ６〜１から夫々取り込まれた
信号のタイミング波形を示す。尚、入力端子６〜
１とプローブ１０Ａのチツプの対応関係（即ち、
接続関係）は、オペレータがキーボード３０から
入力して指定する。上側の＊＊印の右側は上述の
論理演算式を表し、下側の＊＊印の右側のタイミ
ング波形は上段の演算式に基づいて演算した信号
のタイミング波形である。

このように、本発明に係るロジツク・アナライ
ザに、被測定回路の演算式をキーボード３０から
入力し、更に被測定回路への入力信号を入力すれ
ば、被測定回路の出力信号のタイミング波形を予
測できる。更に、後述するように、被測定回路の
動作が正常でない場合には、本発明に係るロジツ
ク・アナライザの出力を次段の被測定回路の入力
信号として用いることができるので、本発明に係
るロジツク・アナライザは、パターン・ジエネレ
ータとしても使用することができる。

第４図は、第３図に示した表示の外に、第２図
の被測定回路の出力を実際にロジツク・アナライ
ザに入力し、そのタイミング波形を、同時に表示
した図である。第４図と第３図の相違点は、第４
図では、表示画面の左端下方の第７チヤンネル及
び四角で囲つたＡ７の右側に、第２図の被測定回
路の出力信号のタイミング波形を示したことであ
る。尚、このＡ７は、プローブ１０Ａの第７番目
のチツプを示し、このチツプに入力した信号を、
オペレータの指示により第７チヤンネルとして表
示している。即ち、第４図の場合、第２図の入力
端子７の出力をプローブ１０Ａの第７番目のチツ
プから取り込み、そのタイミング波形を第７チヤ
ンネル信号として表示している。第４図の表示画
面では、被測定回路の出力信号波形は、上段の演
算式に基づいた演算結果と同様であり、被測定回
路は正常に動作していることを示している。この
ように、オペレータは、被測定回路の出力信号の
タイミング波形を、演算結果に基づくタイミング
波形と簡単に比較できるので、被測定回路の動作
の正常或いは異常を極めて簡単に判断することが
できる。

第５図は、CRT３４（第１図）に表示される
ステート・テーブル（ステート表示モードを選択
した場合）を示す図であり、第３図及び第４図に
示した表示の一部を表示している。第５図におい
て、最上段の＊＊印は第３図及び第４図で説明し
た演算式、２段目の数字１〜７は信号チヤンネル
番号（本実施例の場合、チヤンネル番号とプロー
ブのチツプ番号は一致している）、同じく２段目
の＊＊印は演算結果を示す欄、画面の左端の番号
０〜１３はRAM２８の第１或いは第２領域のア
ドレス番号を示す。即ち、第５図のテーブルは、
プローブ１０Ａのチツプ１〜７を介してRAM２
８の第１或いは第２領域のアドレス０〜１３に記
憶されている入力信号の論理レベルを示すと共
に、被測定回路の演算式（最上段の＊＊印の右
側）に基づく出力の予測結果（右端の＊＊欄）を
示しているので、実際の結果と予測結果の定量的
な比較ができる。尚、第５図において、被測定回
路の出力信号と右端の＊＊欄の予測結果が異なる
場合、その部分の表示を制御（例えば、輝度変
調、白黒反転、□で囲む等）するようにすれば、
オペレータの注意を引けるという効果がある。こ
のためには、ROM２６内のフアームウエアに、
例えば、被測定回路の出力信号と、演算式に基づ
く予測結果との排他的論理和演算を行う比較機能
を持たせればよい。第５図に示すステート表示モ
ードは、例えば、入力信号のパルス幅が非常に狭
く、第３図及び第４図に示したタイミングモード
では、実際の測定波形と演算結果に基づく予測波
形との比較が容易でない場合に有効である。

ところで、第２図に示した被測定回路では、Ｄ
フリツプ・フロツプ４２及び４６のクロツク端に
印加される信号は、入力端子６及び５のロジツク
信号より位相が遅れている（即ち、アンド回路４
０及び４８の入出力間に位相ずれ（所謂スキユ
ー）がある）。この位相により、たとえ被測定回
路が正常に動作していたとしても、実際の出力信
号と演算結果が異なる場合が生ずるのでこの位相
ずれを補償して演算する必要がある。

このため、本発明では、ソフトウエアによるス
キユー対策を講じている。この、ソフトウエアに
よるスキユー対策を説明する。

第６図は、本発明に係るソフトウエアによるス
キユー対策を説明するために、RAM２８の
CPU・RAMの記憶領域区分及びCPU・RAMの
第１領域の一部分を模型的に表わした図である。
第６図において、左側の００００〜０１００、０
１０１〜FFFFはRAM２８のアドレスを示し、
CPU・RAMには、第１領域（第１記憶手段）、
第２領域（第２記憶手段）、演算式領域、フラツ
グ領域、スキユー領域等がある。ソフトウエアに
よるスキユーを行うためには、前述した本発明に
よるロジツク信号の測定及び演算のためのステツ
プ（１）〜（９）の一部分を次のように変更する
必要がある。即ち、ステツプ（７）の次に、『（7′）キーボード３０から各チヤンネルの位
相ずれ（スキユー情報）をクロツク数で表わし
（各素子のスキユーはカタログ又は実測で得られ、
クロツク周期とクロツク数の積で表される）、そ
の値をRAM２８のCPU・RAMのスキユー領域
に記憶する。』のステツプを挿入し、ステツプ（８）及び（９）
を夫々次の（８）（９）に変更する。

『（８）CPU２４は、RAM２８のCPU・
RAMに記憶されている演算式を構文解析し、そ
の解析結果及びスキユー情報により、必要に応じ
てビツト数をずらしてデータを第１領域から読み
出し、ROM２６に記憶したサブルーチンにより
演算を行い、その結果をRAM２８のCPU・
RAMの第２領域に記憶する。』『（９）演算式、スキユー情報、及び第２領域
のデータをフオントして表示RAM領域に記憶す
る。』尚、入力信号を取り込むクロツク信号の周期
は、考慮する位相ずれ（スキユー時間）より短く
なければならない。

第６図では、説明を簡単にするため、第１領域
のアドレスの内、アドレス０１００及び０１０１
を例示している。アドレス０１００及び０１０１
のＡ７〜Ａ０は、選択されたプローブ１０Ａのチ
ツプ７〜０から同一クロツク信号の異なる時点
（但し、連続している）で取り込んだロジツク信
号を記憶する記憶部分である。第２図に示した被
測定回路の場合、説明を簡単にするため、アンド
回路４０及び４８の入出力間の位相のずれ（位相
遅れ）を１クロツク周期と仮定し、演算は上述し
たアドレス０１００及び０１０１のデータに基づ
いて行う場合について説明する。オペレータは、
予めキーボード３０からスキユー情報（１クロツ
ク周期に対応した情報）をRAM２８のCPU・
RAMのスキユー領域に記憶させる。CPU２４
は、既に記憶してある演算式を構文解析し、その
結果に基づいて０１０１のＡ６及びＡ５のデータ
の論理積の演算を行う。その結果をCPU・RAM
の一時記憶回路に記憶し、記憶した内容に基づい
てアドレス０１００のＡ１のデータをラツチし、
その結果を上記CPU・RAMの一時記憶回路に記
憶する。同様に、アドレス０１０１のＡ４及びＡ
３のデータの論理積演算を行い、その結果を
CPU・RAMの一時記憶回路に記憶し、記憶した
内容に基づいてアドレス０１００のＡ２のデータ
をラツチし、その結果を上記一時記憶回路に記憶
する。尚、位相ずれを考慮する必要のないデータ
については、同一アドレス内のデータを読み出し
て演算すればよい。このように、被測定回路に入
出力間の位相ずれがある場合、スキユー情報をキ
ーボード３０から入力することにより、ソフトウ
エアにより位相ずれを補償して正しい論理演算を
行うことができる。

上述のスキユー対策をハードウエア的に行なう
際のブロツク図であり、第１図のブロツクに、ハ
ード的にスキユー対策を行うための可変遅延手段
６０、及びRAM２８のCPU・RAMの第２領域
のデータを外部に出力するために用いる緩衝手段
６２を追加したものである。可変遅延手段６０及
び緩衝手段６２以外のブロツクについては、第１
図で既に説明したので、同一番号を付して説明を
省略する。

第８図は、第７図の可変遅延手段６０の具体例
を示す図である。尚、第７図に示した可変遅延手
段は、入力信号の各チヤンネル毎に（即ち、プロ
ーブの各チツプに対応させて）設ける必要があ
る。

第８図において、マルチプレクサ６４は、デー
タ入力端Ｄ０〜Ｄ５、出力端６４Ａ、及びバス２
０に接続した制御端６４Ｂを有する。データ入力
端Ｄ５は、遅延線６８を介して入力端子６６に接
続し、入力端Ｄ０は、データ入力端子６６に直結
し、他のデータ入力端Ｄ１〜Ｄ４は、遅延線６８
の所定のタツプ（中間接続点）に接続している。
尚、入力端子６６及び出力端子７０は、夫々第７
図の比較器１２及びデータ用記憶回路１４に接続
している。マルチプレクサ６４は制御端６４Ｂに
印加される制御信号に従い、データ入力端Ｄ０〜
Ｄ５の何れかを選択して出力端６４Ａに接続し、
信号の遅延時間を制御する。尚、オペレータが、
キーボード３０から、スキユー情報（位相ずれ情
報）を入力することは、上述したソフトウエアに
よるスキユー対策の場合と同様である。又、マル
チプレクサ６４は、制御信号をラツチする機能を
有することが望ましい。

第７図の緩衝手段６２は、上述したように、
RAM２８のCPU・RAMの第２領域のデータを
外部に出力するために設けたものである。したが
つて、緩衝手段６２を設けることにより、本発明
に係るロジツク・アナライザをパターンジエネレ
イターとして利用することができる。尚、緩衝手
段６２を単なる緩衝増幅器とすれば、CPU・
RAMに記憶したデータを、CPUクロツク（上述
したように、例えば4MHz）でしか出力できない
が、緩衝手段６２に高速記憶回路と緩衝増幅器を
設ければ、CPUクロツクでCPU・RAMからデー
タを転送し、所望クロツク周波数（オペレータが
キーボード３０から入力する）で出力することが
できる。しかし、緩衝手段６２に高速記憶回路と
緩衝増幅器を設ければ、用途を拡大できるが、製
作費が高くなる欠点がある。尚、緩衝手段６２に
は、RAM２８のCPU・RAMの第２領域の演算
結果だけでなく、第２領域に取り込んだデータを
転送するようにしてもよい。このように、本発明
に係るロジツク・アナライザは、ある被測定回路
の動作が正常でない場合、ロジツク・アナライザ
の出力（即ち、緩衝手段６２の出力）を次段の被
測定回路に印加するパターンジエネレイタとして
使用することができる。勿論、被測定回路の動作
の正常・異常に拘らず、所望の論理演算式をロジ
ツク・アナライザに記憶させ、所定の入力信号を
入力して、本発明に係るロジツク・アナライザを
単独のパターンジエネレイタとしても利用するこ
とができる。

第９図は、本発明を実施する際に有効なグルー
ピング（GROUPING）のメニユーを示す図であ
る。第９図において、表示画面の左側のＧ１〜Ｇ
４は夫々グループ番号であり、四角で囲つたON
は該当するグループ番号が使用されていることを
示し、同じく四角で囲つたOFFは該当するグル
ープ番号が使用されていないことを示す。更に、
最上段のＦ〜０は16進数で表示した各グループ内
の信号番号、大きな四角で囲つたＡ１，Ｂ２，Ｃ
４，Ｄ３等はプローブのチツプ番号を示す（即
ち、アルフアベツトでプローブを、数字でチツプ
番号を示す）。グループ分けは、オペレータがキ
ーボード３０から指示し、グルプ分けしたプロー
ブ及びチツプに関する情報は、RAM２８の
CPU・RAMのフラツグ領域に記憶される。グル
ーピングを用いれば、異なつたプローブのチツプ
に入力される信号を自由に選択（重複も可）して
グループ分けできるので、フアームウエアの制約
により、限られたチヤンネルからの信号しか演算
できない場合に有効である。更に、グループ分け
をすれば、ステート・テーブル表示の場合に便利
である。更に又、特定のプローブを被測定回路の
特定箇所に接続しなければならないという制約が
緩和されるので、測定が容易になるという効果も
ある。

第１０図乃至第１４図は、ROM２６に記憶さ
れているロジツク演算のサブルーチンのフローチ
ヤートを例示したものであり、第１０図は論理
積、第１１図は論理和、第１２図は一方のデータ
の立上りで他方のデータをラツチする論理演算、
第１３図は一方のデータを立下りで他方のデータ
をラツチする論理演算、第１４図は排他的論理和
演算を示す。第１０図において、ステツプ（74）：データＡを一時記憶回路Ｘに
記憶する。

ステツプ（76）：データＢを一時記憶回路Ｙに
記憶する。

ステツプ（78）：一時記憶回路Ｘ及びＹに記憶
されているデータが共に１かどうかを判断し、共
に１であればステツプ（80）に行き、共に１でな
ければステツプ（82）に行く。

ステツプ（80）：一時記憶回路Ｚに１を記憶し
て終了する。

ステツプ（82）：一時記憶回路Ｚに０を記憶し
て終了する。

第１１図において、ステツプ（84）：データＡを一時記憶回路Ｘに
記憶する。

ステツプ（86）：データＢを一時記憶回路Ｙに
記憶する。

ステツプ（88）：一時記憶回路Ｘ及びＹに記憶
されているデータが共に０かどうかを判断し、共
に０であればステツプ（90）に行き、共に０でな
ければステツプ（92）に行く。

ステツプ（90）：一時記憶回路Ｚに０を記憶し
て終了する。

ステツプ（92）：一時記憶回路Ｚに１を記憶し
て終了する。

第１２図において、ステツプ（94）：データＡを一時記憶回路Ｘに
記憶する。

ステツプ（96）：データＡの次のアドレスの内
容を一時記憶回路Ｙに記憶する。

ステツプ（98）：一時記憶回路Ｘの内容が０で
且つ一時記憶回路Ｙの内容が１かどうかを判断
し、そうでなければ（NO）ステツプ（100）に
行き、そうであれば（YES）ステツプ（102）に
行く。

ステツプ（100）：一時記憶回路Ｙの内容を一時
記憶回路Ｘに記憶してステツプ（96）に戻る。

ステツプ（102）：一時記憶回路Ｙ内のデータＡ
のアドレスに対応するデータＢを一時記憶回路Ｚ
に記憶して終了する。

第１３図において、ステツプ（104）：データＡを一時記憶回路Ｘに
記憶する。

ステツプ（106）：データＡの次のアドレスの内
容を一時記憶回路Ｙに記憶する。

ステツプ（108）：一時記憶回路Ｘの内容が１で
且つ一時記憶回路Ｙの内容が０かどうかを判断
し、そうでなければ（NO）ステツプ（110）へ
行き、そうであれば（YES）ステツプ（112）へ
行く。

ステツプ（110）：一時記憶回路Ｙの内容を一時
記憶回路Ｘに記憶してステツプ（106）へ行く。

ステツプ（112）：一時記憶回路Ｙ内のデータＡ
のアドレスに対応するデータＢを一時記憶回路Ｚ
に記憶して終了する。

第１４図において、ステツプ（114）：データＡを一時記憶回路Ｘに
記憶する。

ステツプ（116）：データＢを一時記憶回路Ｙに
記憶する。

ステツプ（118）：一時記憶回路ＸとＹの内容が
異なるかを判断し、異なればステツプ（120）へ
行き、同じであればステツプ（122）へ行く。

ステツプ（120）：一時記憶回路Ｚに１を記憶し
て終了する。

ステツプ（122）：一時記憶回路Ｚに０を記憶し
て終了する。

以上、論理演算のフローチヤートを例示した
が、この外にも、NAND、NOR、Ｒ―Ｓフリツ
プ・フロツプ、Ｔ―フリツプ・フロツプ、JK―
フリツプ・フロツプ、リセツト、位相反転等の論
理演算のフローチヤートも同様に考えることがで
きる。以上説明したように、本発明に係るロジツ
ク・アナライザは、論理演算機能を有するので、
被測定回路に入力される信号を印加することによ
り被測定回路の出力を予想でき、更に、論理演算
結果を被測定回路からの実際の出力と比較し、比
較結果を表示できるという特徴を有する。更に、
本発明に係るロジツク・アナライザは、被測定回
路に入出力間の位相のずれがある場合、位相ずれ
を考慮して演算を行えるという特徴を有する。

以上、本発明の好適実施例を説明したが、本明
細書に挙げた実施例の変形・変更は当業者にとつ
て容易である。例えば、第７図の緩衝手段６２と
して、本出願人に係る特願昭55−17805号（特開
昭56−115026号）の第４図に開示した位相遅延回
路を用いてもよい。

【図面の簡単な説明】

第１図は本発明に係るロジツク・アナライザ
（第１実施例）のブロツク図、第２図は本発明を
説明するための被測定回路の一具体回路図、第３
図乃至第５図は夫々本発明を説明するための表示
装置の表示画面図、第６図は本発明を説明するた
めの記憶回路の記憶領域区分等を模型的に表わし
た図、第７図は本発明に係るロジツク・アナライ
ザのスキユー対策をハードウエア的に実現した際
のブロツク図、第８図は第７図の１ブロツクの一
具体図、第９図は本発明を説明するための表示装
置の表示図、第１０乃至第１４図は夫々本発明に
用いる演算式のフローチヤート図である。２４：CPU（演算手段）、２８：RAM（記憶手
段）、３０：入力手段、３４：CRT（表示手段）。

Claims

【特許請求の範囲】１時経列に取り込んだ複数チヤンネルの入口ロ
ジツク信号を順次記憶する第１記憶手段と、論理演算情報及びスキユー情報を入力する入力
手段と、異なる時点に取り込んだ上記ロジツク信号を上
記スキユー情報に応じて上記第１記憶手段から選
択的に読み出し、該読み出したロジツク信号を上
記論理演算情報に応じて論理演算する演算手段
と、該演算手段の演算結果を記憶する第２記憶手段
と、上記第１及び第２記憶手段の記憶内容を選択的
に表示する表示手段とを具えたロジツク・アナラ
イザ。