JPS58213466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58213466A JPS58213466A JP57096453A JP9645382A JPS58213466A JP S58213466 A JPS58213466 A JP S58213466A JP 57096453 A JP57096453 A JP 57096453A JP 9645382 A JP9645382 A JP 9645382A JP S58213466 A JPS58213466 A JP S58213466A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- semiconductor
- substrate
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
- Photovoltaic Devices (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に高速化。
低価格化を意図した素子の製造方法に関するものである
。
。
半導体素子の進・歩はめざましく、最小パターン幅１〜
２μｍの素子や、多層配線、多層構造を有する素子が実
現されている。また一方では、アモルファス半導体材料
を、ステンレススチール、アルミニウム、石英などの基
板上に堆積させ、レーザアニール、最子ビームアニール
等により単結晶化させて素子を形成する方法も開発され
ている。 ・シリコン単結晶を用いて高速度の素子
を製造するには、どうしても基板容量という問題がつき
まとう。そこで、５ＯＳ（シリコン、オン、サファイア
）と呼ばれるサファイア基板上にシリコン単結晶を堆積
させ素子を形成する方法が実現している。この方法は、
サファイア基板が高価である事熱衝撃に弱い事からあま
り多く用いられていないのが実状である。
２μｍの素子や、多層配線、多層構造を有する素子が実
現されている。また一方では、アモルファス半導体材料
を、ステンレススチール、アルミニウム、石英などの基
板上に堆積させ、レーザアニール、最子ビームアニール
等により単結晶化させて素子を形成する方法も開発され
ている。 ・シリコン単結晶を用いて高速度の素子
を製造するには、どうしても基板容量という問題がつき
まとう。そこで、５ＯＳ（シリコン、オン、サファイア
）と呼ばれるサファイア基板上にシリコン単結晶を堆積
させ素子を形成する方法が実現している。この方法は、
サファイア基板が高価である事熱衝撃に弱い事からあま
り多く用いられていないのが実状である。
ＳＯ８にかわって提案されているのが５ＯＩ（シリコン
、オン、インシュレータ）ｆある。この方法は、石英な
どの絶縁基板上にアセ１ルフアスシリコンを堆積させ、
レーザアニール、電子ビームアニール、ランプアニール
等によりアモルファスシリコンを単結晶化して素子形成
するものである。この技術が確立すれば、より高速の素
子が低価格で実現されると菖われている。またこの様な
アニール技術は素子を多層構造化するのにも適用できる
技術である。
、オン、インシュレータ）ｆある。この方法は、石英な
どの絶縁基板上にアセ１ルフアスシリコンを堆積させ、
レーザアニール、電子ビームアニール、ランプアニール
等によりアモルファスシリコンを単結晶化して素子形成
するものである。この技術が確立すれば、より高速の素
子が低価格で実現されると菖われている。またこの様な
アニール技術は素子を多層構造化するのにも適用できる
技術である。
一方、エネルギーの有効利用の点から注目されているシ
リコン太陽電池においても、前述のアニール技術によっ
てアモルファスシリコンを単結晶化すれば、効率の向上
がはかれる事になる。
リコン太陽電池においても、前述のアニール技術によっ
てアモルファスシリコンを単結晶化すれば、効率の向上
がはかれる事になる。
以上の様な要請から各種基板上にアモルファスシリコン
を堆積させアニールしてから素子形成する方法が数々提
案されている。ここで問題となるのは素子分離用の絶縁
膜形成方法である。これまで知られている通常の選択酸
化法（ＬＯＣＯ８法）では素子に段差が形成されるため
微細寸法の形成が困難で微細化や多層構造に不向きであ
勺、平坦化した絶縁分離方法が必要になる。最も一般的
な方法としては、絶縁分離部分のシリコンを半分程度エ
ツチングしてから選択酸化する方法である。
を堆積させアニールしてから素子形成する方法が数々提
案されている。ここで問題となるのは素子分離用の絶縁
膜形成方法である。これまで知られている通常の選択酸
化法（ＬＯＣＯ８法）では素子に段差が形成されるため
微細寸法の形成が困難で微細化や多層構造に不向きであ
勺、平坦化した絶縁分離方法が必要になる。最も一般的
な方法としては、絶縁分離部分のシリコンを半分程度エ
ツチングしてから選択酸化する方法である。
この方法では、平坦化する事はできるが選択酸化法で問
題となる酸化膜の横方向の入り込み（はぼ膜厚弁）がそ
のまま起こるため島領域が減少し微細化には不向きであ
る。
題となる酸化膜の横方向の入り込み（はぼ膜厚弁）がそ
のまま起こるため島領域が減少し微細化には不向きであ
る。
第１図は、あらかじめシリコンをエツチングしておいて
選択酸化法をする方法を示す図である。
選択酸化法をする方法を示す図である。
１１はシリコン基板、１２はシリコンナイトライド、１
３はレジスト、１４はシリコン酸化膜である０ 第１図（ａ）において、シリコン１１上にシリコンナイ
トライド１２を堆積し、レジスト１３０ノくターンに従
って、シリコンナイトライド１２とシリコン１１をエツ
チングする。次に、レジスト１３を除去した後、第１回
申）のごとく選択酸化する。
３はレジスト、１４はシリコン酸化膜である０ 第１図（ａ）において、シリコン１１上にシリコンナイ
トライド１２を堆積し、レジスト１３０ノくターンに従
って、シリコンナイトライド１２とシリコン１１をエツ
チングする。次に、レジスト１３を除去した後、第１回
申）のごとく選択酸化する。
この方法はシリコンをあらかじめエツチングしているの
で平坦化されているが、酸化膜１４の膜厚弁の横方向の
入り込みが生じている。例えば、２μｍのラインアンド
スペースでシリコンナイトライドパターンを形成しても
、１μｍ厚の酸化膜１４を形成すると両側でおよそ２μ
ｍの入り込みを生じ、ごくわずかなシリコン面しか残ら
ない事になる。
で平坦化されているが、酸化膜１４の膜厚弁の横方向の
入り込みが生じている。例えば、２μｍのラインアンド
スペースでシリコンナイトライドパターンを形成しても
、１μｍ厚の酸化膜１４を形成すると両側でおよそ２μ
ｍの入り込みを生じ、ごくわずかなシリコン面しか残ら
ない事になる。
また第１図のように、シリコンを酸化してあらかじめ形
成された溝をシリコン酸化膜で埋める方法では、酸化の
際にシリコンの素子形成領域が応力をうけるため、転移
等が発生し、素子特性が劣化する。さらに、この様にし
て形成したシリコン酸化膜は、表面から深くなるにつれ
て形状寸法が小さくなるので、リークを生じやすいとい
う欠点がある。
成された溝をシリコン酸化膜で埋める方法では、酸化の
際にシリコンの素子形成領域が応力をうけるため、転移
等が発生し、素子特性が劣化する。さらに、この様にし
て形成したシリコン酸化膜は、表面から深くなるにつれ
て形状寸法が小さくなるので、リークを生じやすいとい
う欠点がある。
本発明はこの様な問題点に対してなされたもので、アモ
ルフアス等の非単結晶半導体を用いた高速化、低価格化
、微細化に適した絶縁分離方法を提供する事を目的とす
る。
ルフアス等の非単結晶半導体を用いた高速化、低価格化
、微細化に適した絶縁分離方法を提供する事を目的とす
る。
第１図の方法に見られるように、選択酸化によって入り
込みを生ずるのは、シリコンを酸化しているからである
。本発明の方法では、素子分離用の絶縁膜を形成し所定
パターンをエツチングによって形成してから素子形成用
のシリコンを堆積させる事を特徴とする。この方法によ
れば素子形成領域のシリコンは応力を受ける事もなく、
また、絶縁膜の形状は一様であるためリーク量も少ない
。
込みを生ずるのは、シリコンを酸化しているからである
。本発明の方法では、素子分離用の絶縁膜を形成し所定
パターンをエツチングによって形成してから素子形成用
のシリコンを堆積させる事を特徴とする。この方法によ
れば素子形成領域のシリコンは応力を受ける事もなく、
また、絶縁膜の形状は一様であるためリーク量も少ない
。
以下、本発明の実施例を図面を用いて詳細に説明する。
まず、第２図（ａ）に示すように、ステンレススチール
、アルミニウム、石英などの基板２１上にシリコン酸化
膜２２を形成し、その上にホトレジストパターン２３を
形成する。シリコン酸化膜２２の形成方法としては、Ｃ
ＶＤ法、プラズマＣＶＤ法アモルファスシリコンを堆積
してから酸化する方法等がある。
、アルミニウム、石英などの基板２１上にシリコン酸化
膜２２を形成し、その上にホトレジストパターン２３を
形成する。シリコン酸化膜２２の形成方法としては、Ｃ
ＶＤ法、プラズマＣＶＤ法アモルファスシリコンを堆積
してから酸化する方法等がある。
次に、たとえば１〜２μｍ幅のホトレジストパターン２
３に従ってシリコン酸化膜２２を所定量エツチングして
たとえば数μｍ幅の溝あるいは凹部２４を形成する。こ
こで、シリコン酸化膜２２のエツチングにおいて、図の
様にシリコン酸化膜２２の一部２２Ａを残すと、基板２
１が導電性の場合は後述する半導体素子と基板２１とを
絶縁する事ができる。また、シリコン酸化膜２２の一部
２２Ａを残さず基板２１に達するまでエツチングすると
、基板２１と後述する半導体素子を接続するンとができ
る。さらに、特定の領域の素子のみ基板２１に導通させ
たいときは、別のレジストノ（ターンを用いて２回目の
シリコン酸化膜２１のエツチングを行ってこの部分の酸
化膜２１のエツチングを基板２１４で達するように行え
ばよい。この工程にて素子の絶縁分離用としての酸化膜
２２が形成できる。
３に従ってシリコン酸化膜２２を所定量エツチングして
たとえば数μｍ幅の溝あるいは凹部２４を形成する。こ
こで、シリコン酸化膜２２のエツチングにおいて、図の
様にシリコン酸化膜２２の一部２２Ａを残すと、基板２
１が導電性の場合は後述する半導体素子と基板２１とを
絶縁する事ができる。また、シリコン酸化膜２２の一部
２２Ａを残さず基板２１に達するまでエツチングすると
、基板２１と後述する半導体素子を接続するンとができ
る。さらに、特定の領域の素子のみ基板２１に導通させ
たいときは、別のレジストノ（ターンを用いて２回目の
シリコン酸化膜２１のエツチングを行ってこの部分の酸
化膜２１のエツチングを基板２１４で達するように行え
ばよい。この工程にて素子の絶縁分離用としての酸化膜
２２が形成できる。
次に、ホトレジストパターン２３を形成したままでアモ
ルファスシリコンを堆積し凹部２４およびレジストパタ
ーン２３上にアモルファスシリコ−ン膜２６Ａ 、２６
Ｂを形成する（第２図Ｃ）。なお、ここで堆積させるシ
リコンは必ずしもアモルファスシリコンである必要はな
く、多結晶シリコンであってもかまわない。シリコン堆
積方法は、低温での形成が可能なスパッタリング法ある
いはプラズマ堆積法等を用いることができ、堆積するシ
リコンの不純物を種類濃度をかえる事も可能である。
ルファスシリコンを堆積し凹部２４およびレジストパタ
ーン２３上にアモルファスシリコ−ン膜２６Ａ 、２６
Ｂを形成する（第２図Ｃ）。なお、ここで堆積させるシ
リコンは必ずしもアモルファスシリコンである必要はな
く、多結晶シリコンであってもかまわない。シリコン堆
積方法は、低温での形成が可能なスパッタリング法ある
いはプラズマ堆積法等を用いることができ、堆積するシ
リコンの不純物を種類濃度をかえる事も可能である。
こうしたのち、ホトレジストパターン２５Ｂを選択して
いわゆるリフトオフ法にてアモルファスシリコン膜２５
Ｂも除去し、凹部２４にアモルファスシリコン膜島領域
２６Ａを残す（第２図ｄ）。
いわゆるリフトオフ法にてアモルファスシリコン膜２５
Ｂも除去し、凹部２４にアモルファスシリコン膜島領域
２６Ａを残す（第２図ｄ）。
こう１〜で、幅１〜２μｍの微小な絶縁分離領域（酸化
膜２２）中に島領域２５Ａが埋め込み形成される。
膜２２）中に島領域２５Ａが埋め込み形成される。
そして、レーザアニール等により島領域２６人を単結晶
化して単結晶シリコン島領域２６とし、この中に通常の
方法にてＭＯＳ）ランリスタを形成する（第２図ｅ）。
化して単結晶シリコン島領域２６とし、この中に通常の
方法にてＭＯＳ）ランリスタを形成する（第２図ｅ）。
２７はポリシリコンゲート、２８はシリコン酸化膜、２
９はアルミ配線、３０゜３１はソース、ドレイン領域で
ある。。
９はアルミ配線、３０゜３１はソース、ドレイン領域で
ある。。
なお、基板２１と酸化膜２２の代わシに、絶縁基板とし
てたとえば石英基板を用いることもできる。この場合は
、石英基板に第２図（ｂ）のエツチングを施せばよい。
てたとえば石英基板を用いることもできる。この場合は
、石英基板に第２図（ｂ）のエツチングを施せばよい。
後の工程は同様である。この方法はよシ安価に半導体素
子を形成できる。
子を形成できる。
また、第２図（８）のように単結晶化は必ずも必要でな
く１、第２図（ｄ）のアモルファスシリコン島領域２５
Ａに直接半導体素子を形成してもよい。
く１、第２図（ｄ）のアモルファスシリコン島領域２５
Ａに直接半導体素子を形成してもよい。
第３図に、本発明の別の実施例を示す。第３図は、アモ
ルファスシリコンを堆積させてＰｉｎダイオードを形成
し太陽電池として用いる場合の例である。
ルファスシリコンを堆積させてＰｉｎダイオードを形成
し太陽電池として用いる場合の例である。
第３図において、３１は導電性基板、３２はシリコン酸
化膜、３３はＰ型アモルファスシリコン、３４は１型ア
モルファスシリコン、３５はｎ型アモルファスシリコン
、３６は透明電極である。フルミニラム。ステンレスス
チール等の導電性基板３１上に、シリコン酸化膜３２を
形成し、所定のパターンでエツチングする。その後、シ
リコン’３３．３４．３６を順次選択的に形成し、最後
にインジウムタンタルオキサイドの様な透明電極３６を
堆積させる。
化膜、３３はＰ型アモルファスシリコン、３４は１型ア
モルファスシリコン、３５はｎ型アモルファスシリコン
、３６は透明電極である。フルミニラム。ステンレスス
チール等の導電性基板３１上に、シリコン酸化膜３２を
形成し、所定のパターンでエツチングする。その後、シ
リコン’３３．３４．３６を順次選択的に形成し、最後
にインジウムタンタルオキサイドの様な透明電極３６を
堆積させる。
以上のように、本発明では素子絶縁分離領域を先に形成
させてからシリコン等の半導体を堆積させるので、素子
絶縁分離領域を最小寸法にする事ができる。素子絶縁分
離領域の精度は、フォ） ＩＪソグラフィとエツチング
工程で決定されるため高く保つ事が可能である。またエ
ツチングした絶縁膜の深さに対応した半導体を堆積でき
るので、素子の平坦化が容易である。
させてからシリコン等の半導体を堆積させるので、素子
絶縁分離領域を最小寸法にする事ができる。素子絶縁分
離領域の精度は、フォ） ＩＪソグラフィとエツチング
工程で決定されるため高く保つ事が可能である。またエ
ツチングした絶縁膜の深さに対応した半導体を堆積でき
るので、素子の平坦化が容易である。
第１図ｅ） 、 （ｂ）は従来の選択酸化法の工程説明
図、第２図（２Ｌ）〜（ｅｌ）は本発明の方法の一実施
例を示す工程図、第３図は本発明の別の実施例の太陽電
池の構造断面図である。 ２１．３１・・・・・・基板、２２．３２・・・・・・
シリコン酸化膜、２３・・・・・・ホトレジストノ（タ
ーン、２４・・・・・・凹部、２６ム・・・・・・アモ
ルファスシリコン島領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
図、第２図（２Ｌ）〜（ｅｌ）は本発明の方法の一実施
例を示す工程図、第３図は本発明の別の実施例の太陽電
池の構造断面図である。 ２１．３１・・・・・・基板、２２．３２・・・・・・
シリコン酸化膜、２３・・・・・・ホトレジストノ（タ
ーン、２４・・・・・・凹部、２６ム・・・・・・アモ
ルファスシリコン島領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 【特許請求の範囲】 （１）基板上に絶縁膜を形成する工程と、前記絶縁膜を
所望のパターンに従って所定量エツチングする工程と、
前記エツチングした領域に選択的に半導体膜の島領域を
形成する工程と、前記島領域に半導体素子形成する工程
とを有することを特徴とする半導体装置の製造方法。 に））半導体膜がシリコン絶縁膜がシリコン酸化膜であ
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 （３）基板が導体又は半導体膜よりなる特許請求の範囲
第１項に記載の半導体装置の製造方法。 （４）島領域の形成にリフトオフ法を用いる特許請求の
範囲第１項に記載の半導体装置の製造方法。 （５）島領域をアニールして単結晶化した後素子形成す
る特許請求の範囲第１項に記載の半導体装置の製造方法
。 （６）絶縁基板を、所望のパターンに従って所定量エツ
チングする工程と、前記エツチングした領域に選択的に
半導体島領域を堆積させ゛Σ工程と、前記島領域に半導
体素子を形成する工程とを有することを特徴とした半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096453A JPS58213466A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57096453A JPS58213466A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213466A true JPS58213466A (ja) | 1983-12-12 |
Family
ID=14165436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57096453A Pending JPS58213466A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213466A (ja) |
-
1982
- 1982-06-04 JP JP57096453A patent/JPS58213466A/ja active Pending
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