JPS5821737B2 - メモリ・アクセス処理方式 - Google Patents
メモリ・アクセス処理方式Info
- Publication number
- JPS5821737B2 JPS5821737B2 JP52124803A JP12480377A JPS5821737B2 JP S5821737 B2 JPS5821737 B2 JP S5821737B2 JP 52124803 A JP52124803 A JP 52124803A JP 12480377 A JP12480377 A JP 12480377A JP S5821737 B2 JPS5821737 B2 JP S5821737B2
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Description
【発明の詳細な説明】
本発明は、メモリ・アクセス処理方式、特許例えばマイ
クロプロセッサを含むデータ処理システムの如く中央処
理装置と記憶装置とが共通バスで連けいされる如きデー
タ処理システムにおいて、ライト・アクセス時に中央肌
理装置がライト・データを上記記憶装置上のライト・デ
ータ・レジスタにセットせしめるようにして、中央肌理
装置を短縮されたｌＣＰＵサイクルによって動作せしめ
、システム全体の肌理速度を向上せしめるようにしたメ
モリ・アクセス処理方式に関するものである。
クロプロセッサを含むデータ処理システムの如く中央処
理装置と記憶装置とが共通バスで連けいされる如きデー
タ処理システムにおいて、ライト・アクセス時に中央肌
理装置がライト・データを上記記憶装置上のライト・デ
ータ・レジスタにセットせしめるようにして、中央肌理
装置を短縮されたｌＣＰＵサイクルによって動作せしめ
、システム全体の肌理速度を向上せしめるようにしたメ
モリ・アクセス処理方式に関するものである。
従来からデータ処理システムにおいては、中央肌理装置
は予め定められたクロックに同期して処理を実行する。
は予め定められたクロックに同期して処理を実行する。
即ち例えばｌＣＰＵサイクルを第１のクロックφ１期間
と第２のり田ンクφ２期間とに区分して処理を進めてい
る。
と第２のり田ンクφ２期間とに区分して処理を進めてい
る。
そして記憶装置に対するリード・アクセスとライト・ア
クセスとは夫々上記ｌＣＰＵサイフルの終了時点で確実
にリード・データを受取りあるいはライト・データを受
渡すようにしている。
クセスとは夫々上記ｌＣＰＵサイフルの終了時点で確実
にリード・データを受取りあるいはライト・データを受
渡すようにしている。
しかし、第１図を参照して後述するように、リード・ア
クセス時には上記ｌＣＰＵサイクルの終了時点で記憶装
置がリード・データを出力することがあり、中央α哩装
置は該ｌＣＰＵサイクルの終了時点までリード・データ
を受取るべく待機しなければならないが、ライト・アク
セス時には中央処理装置はライト・データさえ確実に受
渡すことが可能であれば上記定められたｌＣＰＵサイク
ルの終了時点まで待機する２装はない。
クセス時には上記ｌＣＰＵサイクルの終了時点で記憶装
置がリード・データを出力することがあり、中央α哩装
置は該ｌＣＰＵサイクルの終了時点までリード・データ
を受取るべく待機しなければならないが、ライト・アク
セス時には中央処理装置はライト・データさえ確実に受
渡すことが可能であれば上記定められたｌＣＰＵサイク
ルの終了時点まで待機する２装はない。
本発明は、上記の点を考慮して、ライト・アクセス時に
短縮されたｌＣＰＵサイクルをつくるようにして、シス
テム全体の処理速度を向上することを目的としている。
短縮されたｌＣＰＵサイクルをつくるようにして、シス
テム全体の処理速度を向上することを目的としている。
そしてそのため、本発明のメモリ・アクセス処理方式は
独立にアクセス可能な複数の記憶単位をもって構成され
る記憶装置に対して中央処理装置がリード・アクセスお
よびライト・アクセスを行って処理を進めるデータ処理
システムにおいて、上記中央処理装置が発したライト・
データを当該回のｌＣＰＵサイクル期間の終了時点まで
に受取り完了されるよう保持するライト・データ・レジ
スタと、上記ライト・データ・レジスタの内容をライト
するライト指示信号を次回のｌＣＰＵサイクルの初期時
点において発生するライト指示信号発生部と、クロック
発生回路を制御するクロック制御回路とを上記記憶装置
側にもうけ、上記中央処理装置は、ライト・アクセス時
に短縮されたｌＣＰＵサイクルに対応したクロックで動
作して上記ライト・データ・レジスタにライト・データ
をセットせしめた後に、上記記憶装置に対するライト・
アクセス動作から切離されるよう構成され、上記ライト
指示信号発生部はｌＣＰＵサイクル期間の終了時点まで
にセットされたライト・データ・レジスタの内容がセッ
トされるべき記憶単位を指示して上記ライト指示信号を
発生するよう構成され、かつクロック制御回路は少なく
ともｍ中央処理装置からのライト・アクセスに対応して
短縮されたｌＣＰＵサイクルと、（ｉｉ）中央処理装置
からのリード・アクセスに対応して通常モードのｌＣＰ
Ｕサイクルと、Ｇ１１）上記ライト・アクセスにつづい
て同一の上記記憶単位に対するアクセスが発生した場合
の延長されたｌＣＰＵサイクルとの夫々に対応したクロ
ックを上記中央処理装置に供給するようクロック発生回
路を制御することを特徴としている。
独立にアクセス可能な複数の記憶単位をもって構成され
る記憶装置に対して中央処理装置がリード・アクセスお
よびライト・アクセスを行って処理を進めるデータ処理
システムにおいて、上記中央処理装置が発したライト・
データを当該回のｌＣＰＵサイクル期間の終了時点まで
に受取り完了されるよう保持するライト・データ・レジ
スタと、上記ライト・データ・レジスタの内容をライト
するライト指示信号を次回のｌＣＰＵサイクルの初期時
点において発生するライト指示信号発生部と、クロック
発生回路を制御するクロック制御回路とを上記記憶装置
側にもうけ、上記中央処理装置は、ライト・アクセス時
に短縮されたｌＣＰＵサイクルに対応したクロックで動
作して上記ライト・データ・レジスタにライト・データ
をセットせしめた後に、上記記憶装置に対するライト・
アクセス動作から切離されるよう構成され、上記ライト
指示信号発生部はｌＣＰＵサイクル期間の終了時点まで
にセットされたライト・データ・レジスタの内容がセッ
トされるべき記憶単位を指示して上記ライト指示信号を
発生するよう構成され、かつクロック制御回路は少なく
ともｍ中央処理装置からのライト・アクセスに対応して
短縮されたｌＣＰＵサイクルと、（ｉｉ）中央処理装置
からのリード・アクセスに対応して通常モードのｌＣＰ
Ｕサイクルと、Ｇ１１）上記ライト・アクセスにつづい
て同一の上記記憶単位に対するアクセスが発生した場合
の延長されたｌＣＰＵサイクルとの夫々に対応したクロ
ックを上記中央処理装置に供給するようクロック発生回
路を制御することを特徴としている。
以下図面を参照しつつ説明する。
第１図は本発明の前提となる問題点を説明する説明図、
第２図は本発明による一実施例のメモリ・アクセス処理
を説明する説明図、第３図は本発明の一実施例構成を示
す。
第２図は本発明による一実施例のメモリ・アクセス処理
を説明する説明図、第３図は本発明の一実施例構成を示
す。
従来からデータ処理システムにおいては、第１図に示す
如＜ｌＣＰＵサイクル期間を第１のり四ツクφ１期間と
第２のクロックφ２期間とに区分して、処理を進めるよ
うにしている。
如＜ｌＣＰＵサイクル期間を第１のり四ツクφ１期間と
第２のクロックφ２期間とに区分して、処理を進めるよ
うにしている。
そして中央肌理装置が記憶装置に対してリード・アクセ
スあるいはライト・アクセスを行う場合に次のように行
われている。
スあるいはライト・アクセスを行う場合に次のように行
われている。
即ち、（１） リード・アクセス時に、中央処理装置
は、ｌＣＰＵサイクルの終了時点までに記憶装置がリー
ド・デ゛−夕を出力できるような時間を見はからって即
ち図示のデー、夕・セット・アップ・タイムＴＤＳを保
障するよう見はからってアドレス情報を発する。
は、ｌＣＰＵサイクルの終了時点までに記憶装置がリー
ド・デ゛−夕を出力できるような時間を見はからって即
ち図示のデー、夕・セット・アップ・タイムＴＤＳを保
障するよう見はからってアドレス情報を発する。
そして中央処理装置は、上記タイムＴＤＳ期間内に記憶
装置から出力されたリード・データを受取る。
装置から出力されたリード・データを受取る。
即ち最悪状態でｌＣＰＵサイクルの終了時点でリード・
データを受取る。
データを受取る。
（２） ライト・アクセス時に、中央処理装置は、図
示のデータ・ホールド・タイムＴＤＨの間でライト・デ
ータを記憶装置上に書込むことが保障できるよう見はか
らって該タイムＴＤＨよりも前にアドレス情報を発する
。
示のデータ・ホールド・タイムＴＤＨの間でライト・デ
ータを記憶装置上に書込むことが保障できるよう見はか
らって該タイムＴＤＨよりも前にアドレス情報を発する
。
そしてｌＣＰＵサイクルの冒頭から図示のライト・デー
タ・デレー・タイムＴＷＤだけ待ってライト・データを
供給する。
タ・デレー・タイムＴＷＤだけ待ってライト・データを
供給する。
従来上述のように中央処理装置が記憶装置に対してリー
ド・アクセスまたはライト・アクセスを行っている。
ド・アクセスまたはライト・アクセスを行っている。
しかし、ライト・アクセス時について考慮すると、図か
ら判る如くアドレス情報を受取った時点から記憶装置は
当該アドレス位置に対するライト動作を行っており、少
なくとも図示タイムＴＷＤ経過時点からタイムＴＤＨの
間においてストアされるべきライト・データを保障する
ことができれば、中央処理装量はライト・アクセスから
離れて他の処理を実行することができる。
ら判る如くアドレス情報を受取った時点から記憶装置は
当該アドレス位置に対するライト動作を行っており、少
なくとも図示タイムＴＷＤ経過時点からタイムＴＤＨの
間においてストアされるべきライト・データを保障する
ことができれば、中央処理装量はライト・アクセスから
離れて他の処理を実行することができる。
この点を考慮して、本発明の場合、第２図に示すように
ライト・アクセス時のｌＣＰＵサイクルをいわば第１図
図示のタイムＴＤＨまでに短縮せしめて、システム全体
の肌理速度を向上せしめるようにしている。
ライト・アクセス時のｌＣＰＵサイクルをいわば第１図
図示のタイムＴＤＨまでに短縮せしめて、システム全体
の肌理速度を向上せしめるようにしている。
即ち、（３）ライト・アクセス時に、中央処理装置は、
短縮されたｌＣＰＵサイクルの終了（時刻Ｔ２′）より
も前にアドレス情報を発すると共に、上記時刻Ｔ２’直
前にライト・データを発し少なくとも時刻Ｔ２’におい
て該ライト・データＷＤを記憶装置上にもうけたライト
・データ・レジスタ上にセットせしめる。
短縮されたｌＣＰＵサイクルの終了（時刻Ｔ２′）より
も前にアドレス情報を発すると共に、上記時刻Ｔ２’直
前にライト・データを発し少なくとも時刻Ｔ２’におい
て該ライト・データＷＤを記憶装置上にもうけたライト
・データ・レジスタ上にセットせしめる。
そして中央処理装置はライト・アクセス処理動作から切
離される。
離される。
（４）上記セットされたライト・データ・レジスタの内
容は、次のｌＣＰＵサイクルの初期段階において記憶装
置が独自に発するライト指示信号によって記憶装置上の
所望のアドレス位置にストアされる。
容は、次のｌＣＰＵサイクルの初期段階において記憶装
置が独自に発するライト指示信号によって記憶装置上の
所望のアドレス位置にストアされる。
（５） リード・アクセス時には、通常のｌＣＰＵサ
イクルのもとで動作し、中央肌理装置は第１図図示の場
合と全く同様に当該ｌＣＰＵサイクルの終了時点でリー
ド・データを受取る。
イクルのもとで動作し、中央肌理装置は第１図図示の場
合と全く同様に当該ｌＣＰＵサイクルの終了時点でリー
ド・データを受取る。
（６）上記動作（３Ｘ４）によってストアされたアドレ
ス位置を含む記憶単位に次のｌＣＰＵサイクルにアクセ
スがかけられた場合には、成る程度の切換り時間が必要
となるため、第２図図示下段に示すように当該ｌＣＰＵ
サイクルを時点Ｔ２’からＴ３までの如く延長しなけれ
ばならないことが生ずる。
ス位置を含む記憶単位に次のｌＣＰＵサイクルにアクセ
スがかけられた場合には、成る程度の切換り時間が必要
となるため、第２図図示下段に示すように当該ｌＣＰＵ
サイクルを時点Ｔ２’からＴ３までの如く延長しなけれ
ばならないことが生ずる。
この場合には、同一記憶単位に対して先にライト・アク
セスがありかつ続いてリード・アクセスがあったことを
判定して当該ｌＣＰＵサイクルを延長するようにする。
セスがありかつ続いてリード・アクセスがあったことを
判定して当該ｌＣＰＵサイクルを延長するようにする。
（７）シかし、一般には連続して同一記憶単位に対して
アクセスが生ずる頻度は十分小さく、第２図図示上段に
示す如く、ライト・アクセス時に短縮されたｌＣＰＵサ
イクルによる短縮が順次累積されてゆく。
アクセスが生ずる頻度は十分小さく、第２図図示上段に
示す如く、ライト・アクセス時に短縮されたｌＣＰＵサ
イクルによる短縮が順次累積されてゆく。
（８）なお上記短縮されたｌＣＰＵサイクル、通常時の
ｌＣＰＵサイクル、延長されたｌＣＰＵサイクルの夫々
に応じて、第１のクロックφ１′。
ｌＣＰＵサイクル、延長されたｌＣＰＵサイクルの夫々
に応じて、第１のクロックφ１′。
φ１．φ１″と第２のクロックφ２′、φ２．φ２″を
用意するようにされる。
用意するようにされる。
第３図は上記動作を行う本発明の一実施例購成を示す。
図中の符号１は中央処理装置、２は共通バス、３は記憶
装置、４はプロセッサ、５はクロック発生回路であって
後述するり田ツク制御回路からの時間幅制御信号により
上記りランクφ１′。
装置、４はプロセッサ、５はクロック発生回路であって
後述するり田ツク制御回路からの時間幅制御信号により
上記りランクφ１′。
φ２′、またはφ１．φ２またはφ１″、φ２″を生成
するもの、６は記憶装置にもうけられるライト・データ
・レジスタ、７−１ないし７−４は夫々記憶単位であっ
て互に独立にアクセスされ得るもの、８はアクセス回路
、９はアドレス解析回路であってどの記憶単位に対して
アクセスがあったかをチェックし本発明にいうライト指
示信号発生部の働らきを行うもの、１０は７０ツク制御
回路を表わしている。
するもの、６は記憶装置にもうけられるライト・データ
・レジスタ、７−１ないし７−４は夫々記憶単位であっ
て互に独立にアクセスされ得るもの、８はアクセス回路
、９はアドレス解析回路であってどの記憶単位に対して
アクセスがあったかをチェックし本発明にいうライト指
示信号発生部の働らきを行うもの、１０は７０ツク制御
回路を表わしている。
クロック制御回路１０は通常、クロック発生回路５に対
して該回路５がりランクφ１とφ２とを生成するように
時間幅制御信号を発している。
して該回路５がりランクφ１とφ２とを生成するように
時間幅制御信号を発している。
そして中央処理装置１がリード・アクセスを行つ場合、
中央処理装置１は、リード・アクセスであることを上記
クロック制御回路１０に通知する。
中央処理装置１は、リード・アクセスであることを上記
クロック制御回路１０に通知する。
そシテ共通バス２を介してリード・アドレス情報ヲ記憶
装置３のアクセス回路８に供給する。
装置３のアクセス回路８に供給する。
そして第２図を参照して説明した如くクロックφ２の終
了時点で中央処理装置はリード・データを受取る。
了時点で中央処理装置はリード・データを受取る。
言うまでもなくアドレス解析回路９はどの記憶単位に対
してリード・アクセスがあったかを記憶スる。
してリード・アクセスがあったかを記憶スる。
次に中央α理装置１がライト・アクセスを行う場合、中
央処理装置１はクロック制御回路１０に対してライト・
アクセスであることを通知する。
央処理装置１はクロック制御回路１０に対してライト・
アクセスであることを通知する。
これによって７０ツク制御回路１０はクロック発生回路
５を制御してクロックφ１′、φ２′を生成せしめる。
５を制御してクロックφ１′、φ２′を生成せしめる。
これに応じて、中央処理装置１は共通バス２を介してラ
イト・アドレス情報を送出し、当該短縮されたｌＣＰＵ
サイクルの後半即ちクロックφ２′の終了近くでライト
・データを送出して該ライト・データをライト・データ
・レジスタ６にセットせしめる。
イト・アドレス情報を送出し、当該短縮されたｌＣＰＵ
サイクルの後半即ちクロックφ２′の終了近くでライト
・データを送出して該ライト・データをライト・データ
・レジスタ６にセットせしめる。
そして中央処理装置は該ライト・アクセスを終了し次の
処理に入ることができる。
処理に入ることができる。
一方記憶装置３においては、第２図を参照して説明した
如く、ライト・アドレス情報にもとすいて所望のアドレ
ス位置に対するアクセス動作を開始しており、次のｌＣ
ＰＵサイクルの冒頭においてアドレス解析回路９が所望
の記憶単位の１つ例えは単位７−１に対してライト指示
信号「Ｗ指示」を与える。
如く、ライト・アドレス情報にもとすいて所望のアドレ
ス位置に対するアクセス動作を開始しており、次のｌＣ
ＰＵサイクルの冒頭においてアドレス解析回路９が所望
の記憶単位の１つ例えは単位７−１に対してライト指示
信号「Ｗ指示」を与える。
これによって記憶単位に対して上記ライト・テ゛−タ・
レジスタ６の内容がストアされる。
レジスタ６の内容がストアされる。
このときアドレス解析回路９はどの記憶単位に対してラ
イト・アクセスがあったかを記憶しておく。
イト・アクセスがあったかを記憶しておく。
通常上述の如く、クロック制御回路１０はライト・アク
セスの都度クロック発生回路５に対してり田ツクφ１′
とφ２′とを生成するように指示してゆく。
セスの都度クロック発生回路５に対してり田ツクφ１′
とφ２′とを生成するように指示してゆく。
しかし、先にライト・アクセスがありかつ直ぐ引継いで
同一記憶単位に対してリード・アクセスが行われる場合
、上記アドレス解析回路９からの情報を受取って、クロ
ック制御回路１０はクロック発生回路５を制御してクロ
ックφ１″とφ２″とを生成せしめるようにする。
同一記憶単位に対してリード・アクセスが行われる場合
、上記アドレス解析回路９からの情報を受取って、クロ
ック制御回路１０はクロック発生回路５を制御してクロ
ックφ１″とφ２″とを生成せしめるようにする。
以上説明した如（、本発明によれば、一般に記憶装置に
おいてはいわゆるインタリーブがかけられていて連続し
て同一の記憶単位に対してアクセスされることが少ない
点に着目し、ライト・アクセス時に中央肌理装置が該ラ
イト・アクセス処理に関与する時間を短縮せしめ、シス
テム全体のα理速度を向上せしめることができる。
おいてはいわゆるインタリーブがかけられていて連続し
て同一の記憶単位に対してアクセスされることが少ない
点に着目し、ライト・アクセス時に中央肌理装置が該ラ
イト・アクセス処理に関与する時間を短縮せしめ、シス
テム全体のα理速度を向上せしめることができる。
そして例えばマイクロプロセッサを含むデータ肌理装置
の如く、プロセッサが動作するｌＣＰＵサイクルにくら
べて記憶装置のアクセス・タイムが略半分程度になって
いるデータ処理システムの場合、積極的にｌＣＰＵサイ
クルの前半期間を例えばダイレクト・メモリ・アクセス
肌理期間などに割付けることが行われる。
の如く、プロセッサが動作するｌＣＰＵサイクルにくら
べて記憶装置のアクセス・タイムが略半分程度になって
いるデータ処理システムの場合、積極的にｌＣＰＵサイ
クルの前半期間を例えばダイレクト・メモリ・アクセス
肌理期間などに割付けることが行われる。
しかし、記憶装置のアクセス・タイムが上記ｌＣＰＵサ
イクルの半分よりも僅かに太きい如き場合、上記割付け
を行うことができなくなることが生ずる。
イクルの半分よりも僅かに太きい如き場合、上記割付け
を行うことができなくなることが生ずる。
このような場合であっても、本発明のように記憶装置を
アクセスするために中央処理装置が関与する時間を短縮
できることから、中央肌理装置による共通バスの占有時
間を短縮して、この時間を他のデータ転送のために有効
に利用せしめることが可能となる。
アクセスするために中央処理装置が関与する時間を短縮
できることから、中央肌理装置による共通バスの占有時
間を短縮して、この時間を他のデータ転送のために有効
に利用せしめることが可能となる。
第１図は本発明の前提となる問題点を説明する説明図、
第２図は本発明による一実施例のメモリ・アクセス処理
を説明する説明図、第３図は本発明の一実施例構成を示
す。 図中１は中央処理装置、２は共通バス、３は記憶装置、
４はプロセッサ、５はクロック発生回路、６はライト・
データ・レジスタ、１−１ないし７−４は記憶単位、９
はアドレス解析回路であってライト指示信号発生部に対
応するもの、１０はクロック制御回路を表わす。
第２図は本発明による一実施例のメモリ・アクセス処理
を説明する説明図、第３図は本発明の一実施例構成を示
す。 図中１は中央処理装置、２は共通バス、３は記憶装置、
４はプロセッサ、５はクロック発生回路、６はライト・
データ・レジスタ、１−１ないし７−４は記憶単位、９
はアドレス解析回路であってライト指示信号発生部に対
応するもの、１０はクロック制御回路を表わす。
Claims (1)
- 【特許請求の範囲】 １ 独立にアクセス可能な複数の記憶単位をもって構成
される記憶装置に対して中央肌理装置がリード・アクセ
スおよびライト・アクセスを行って処理を進めるデータ
肌理システムにおいて、上記中央α理装置が発したライ
ト・データを当該口のｌＣＰＵサイクル期間の終了時点
までに受取り完了されるよう保持するライト・データ・
レジスタと、上記ライト・データ・レジスタの内容をラ
イトするライト指示信号を次回のｌＣＰＵサイクルの初
期時点において発生するライト指示信号発生部と、クロ
ック発生回路を制御するクロック制御回路とを上記記憶
装置側にもうけ、上記中央処理装置は、ライト・アクセ
ス時に短縮されたＩＣＰＵサイクルに対応したクロック
で動作して上記ライト・データ・レジスタにライト・デ
ータをセットせしめた後に、上記記憶装置に対するライ
ト・アクセス動作から切離されるよう構成され、上記ラ
イト指示信号発生部はｌＣＰＵサイクル期間の終了時点
までにセットされたライト・データ・レジスタの内容が
セットされるべき記憶単位を指示して上記ライト指示信
号を発生するよう構成され、かつクロック制御回路は少
なくとも（１）中央処理装置からのライト・アクセスに
対応して短縮されたｌＣＰＵサイクルと、（ｉｉ）中央
肌理装置からのリード・アクセスに対応して通常モード
のｌＣＰＵサイクルと、Ｇ１１）上記ライト・アクセス
につづいて同一の上記記憶単位に対するアクセスが発生
した場合の延長されたｌＣＰＵサイクルとの夫々に対応
したクロックを上記中央処理装置に供給するようクロッ
ク発生回路を制御することを特徴とするメモ１ルアクセ
ス処理刃式。 ２ 上記中央処理装置はマイクロプロセッサで構成され
てなり、該中央肌理装置と上記記憶装置とは共通バスに
よって接続されていることを特徴とする特許請求の範囲
第１項記載のメモリ・アクセス処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124803A JPS5821737B2 (ja) | 1977-10-18 | 1977-10-18 | メモリ・アクセス処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124803A JPS5821737B2 (ja) | 1977-10-18 | 1977-10-18 | メモリ・アクセス処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457918A JPS5457918A (en) | 1979-05-10 |
| JPS5821737B2 true JPS5821737B2 (ja) | 1983-05-02 |
Family
ID=14894504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124803A Expired JPS5821737B2 (ja) | 1977-10-18 | 1977-10-18 | メモリ・アクセス処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821737B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62168246A (ja) * | 1986-01-20 | 1987-07-24 | Fujitsu Ltd | メモリ書込み制御方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5034134A (ja) * | 1973-07-27 | 1975-04-02 | ||
| JPS513138A (en) * | 1974-06-25 | 1976-01-12 | Nippon Electric Co | Kiokusochino seigyojohohojihoshiki |
| JPS5222438A (en) * | 1975-08-13 | 1977-02-19 | Nec Corp | Method of generating timing of memory |
-
1977
- 1977-10-18 JP JP52124803A patent/JPS5821737B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457918A (en) | 1979-05-10 |
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