JPS608932A - バツフア記憶装置のデ−タ記憶方法 - Google Patents
バツフア記憶装置のデ−タ記憶方法Info
- Publication number
- JPS608932A JPS608932A JP58117383A JP11738383A JPS608932A JP S608932 A JPS608932 A JP S608932A JP 58117383 A JP58117383 A JP 58117383A JP 11738383 A JP11738383 A JP 11738383A JP S608932 A JPS608932 A JP S608932A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
データを成る装置から他の装置へ転送する時。
データを一時的に蓄えるためのバッファ記憶装置に関し
、バックアメモリの指定領域に記憶データを自動的に書
き込むバッファ記憶装置のデータ記憶方法に関する。
、バックアメモリの指定領域に記憶データを自動的に書
き込むバッファ記憶装置のデータ記憶方法に関する。
（ｂ）技術の背景
電子計算機システムにおける入出力装置は中央処理装置
等とは性格をことにするため電子計算機システム内にお
いては、これら異質の装置をできるだけ互いに拘束し合
うことなく動作させ、システム効率を向上させるための
入出力制御の方式は電子計算機システム構成上の要点の
１つである。
等とは性格をことにするため電子計算機システム内にお
いては、これら異質の装置をできるだけ互いに拘束し合
うことなく動作させ、システム効率を向上させるための
入出力制御の方式は電子計算機システム構成上の要点の
１つである。
入出力制御を中央処理装置から出来るだけ分離して独立
させ、入出力制御部を入出力装置ごとに設けてそれぞれ
並行して動作させ中央処理装置と入出力装置の動作速度
上の不釣り合いをバッファ記憶装置等で調整すればシス
テム効率を更に向上させることが可能である。
させ、入出力制御部を入出力装置ごとに設けてそれぞれ
並行して動作させ中央処理装置と入出力装置の動作速度
上の不釣り合いをバッファ記憶装置等で調整すればシス
テム効率を更に向上させることが可能である。
電子計算機システムの利用が高度化、複雑化するに伴い
システム全体の効率化要求が更に厳しくなり、これに伴
いバッファ記憶装置の制御もシステム効率の向上に見合
った効率化が更に要望される。
システム全体の効率化要求が更に厳しくなり、これに伴
いバッファ記憶装置の制御もシステム効率の向上に見合
った効率化が更に要望される。
（Ｃ）従来技術と問題点
、従来、バッファ記憶装置へのデータの記憶（以下パデ
ィングと称する）はファームウェアがバッファ記憶装置
に直接書き込む方法が一般的に採用されているが、パデ
ィングを行うバイト数が大きい場合には時間が掛かり過
ぎるため効率的でないと言う欠点がある。
ィングと称する）はファームウェアがバッファ記憶装置
に直接書き込む方法が一般的に採用されているが、パデ
ィングを行うバイト数が大きい場合には時間が掛かり過
ぎるため効率的でないと言う欠点がある。
（ｄ）発明の目的
本発明は、上記欠点を解消した新規なバッファ記憶装置
のパディング方法を提供することを目的とし、特にバッ
ファ記憶装置のパディングのスタート／ストップアドレ
スとパディングデータを指示する手段を設け、ハードウ
ェアでパディングを実行することによりパディングに要
する時間が短縮されバッファ記憶装置の処理能力が向上
するバッファ記憶装置のパディング方法を実現すること
にある。
のパディング方法を提供することを目的とし、特にバッ
ファ記憶装置のパディングのスタート／ストップアドレ
スとパディングデータを指示する手段を設け、ハードウ
ェアでパディングを実行することによりパディングに要
する時間が短縮されバッファ記憶装置の処理能力が向上
するバッファ記憶装置のパディング方法を実現すること
にある。
（ｅ）発明の構成
本発明は、データを成る装置から他の装置へ転送する時
、データを一時的に蓄えるためのバッファ記憶装置にお
いて、スタートアドレスを指示する手段、ストップアド
レスを指示する手段、パディングデータを設定する手段
を設け、該バッファ記憶装置の該スタートアドレスから
該ストップアドレスまでの指定領域に該パディングデー
タを自動的に書き込むことにより、パディングに要する
時間が短縮されバッファ記憶装置の処理能力が向上する
ことを特徴とするバッファ記憶装置のパディング方法に
より達成することが出来る。
、データを一時的に蓄えるためのバッファ記憶装置にお
いて、スタートアドレスを指示する手段、ストップアド
レスを指示する手段、パディングデータを設定する手段
を設け、該バッファ記憶装置の該スタートアドレスから
該ストップアドレスまでの指定領域に該パディングデー
タを自動的に書き込むことにより、パディングに要する
時間が短縮されバッファ記憶装置の処理能力が向上する
ことを特徴とするバッファ記憶装置のパディング方法に
より達成することが出来る。
（ｆ）発明の実施例
以下本発明を図面を参照して説明する。
第１図は本発明に係るバッファ記憶装置のパディング方
法の一実施例を示す。
法の一実施例を示す。
図において、１はパディングデータレジスタ、２はバッ
ファアドレスカウンタ、３はパディングストップアドレ
スレジスタ、４は転送制御レジスフ、５はデータマルチ
プレクサ、６はアドレス比較回路、７はバッファメモリ
回路、８はタイミング制御回路、９は状態表示レジスタ
回路をそれぞれ示す。
ファアドレスカウンタ、３はパディングストップアドレ
スレジスタ、４は転送制御レジスフ、５はデータマルチ
プレクサ、６はアドレス比較回路、７はバッファメモリ
回路、８はタイミング制御回路、９は状態表示レジスタ
回路をそれぞれ示す。
本実施例は磁気ディスク制御回路の一部であり、バッフ
ァメモリ回路７は磁気ディスクの１トランク分のデータ
を蓄える容量を持つものとする。
ァメモリ回路７は磁気ディスクの１トランク分のデータ
を蓄える容量を持つものとする。
本実施例の構成はファームウェア（図示してない）によ
り指示されたパディングデータを蓄えるパディングデー
タレジスタ１、ファームウェア（図示してない）の指示
により初期設定しバッファメモリ回路７のアドレスを計
数するバッファアドレスカウンタ２、ファームウェア（
図示してない）により指示されたパディングストップア
ドレスを蓄えるパディングストップアドレスレジスタ３
、ファームウェア（図示してない）のパディング開始指
示によりパディング指示信号をデータマルチプレクサ５
とタイミング制御回路８へ出力する転送制御レジスタ４
、他装置（図示してない）からの情報とパディングデー
タレジスタ１の情報のいずれか一方を転送制御レジスタ
４からのパディング指示信号の有無によって選択してバ
ッファメモリ回路７ヘデータを出力するデータマルチプ
レクサ５、バッファアドレスカウンタ２からの入力とパ
ディングストップアドレスレジスタ３からの入力とを比
較して比較結果をタイミング制御回路８へ出力するアド
レス比較回路６、他装置（図示してない〉からの情報や
パディングデータを記憶するバッファメモリ回路７、ア
ドレス比較回路６と転送制御レジスタ４からの入力信号
によりバッファメモリ回路７ヘデータを書込み開始指示
のストローブ信号の供給を開始し、ストローブ信号の供
給停止によりパディング終了信号を状態表示レジスタ回
路９へ出力するタイミング制御回路８、パディング終了
信号をファームウェア（図示してない）から読み取り可
能な状態で格納している状態表示レジスタ回路９から構
成されている。
り指示されたパディングデータを蓄えるパディングデー
タレジスタ１、ファームウェア（図示してない）の指示
により初期設定しバッファメモリ回路７のアドレスを計
数するバッファアドレスカウンタ２、ファームウェア（
図示してない）により指示されたパディングストップア
ドレスを蓄えるパディングストップアドレスレジスタ３
、ファームウェア（図示してない）のパディング開始指
示によりパディング指示信号をデータマルチプレクサ５
とタイミング制御回路８へ出力する転送制御レジスタ４
、他装置（図示してない）からの情報とパディングデー
タレジスタ１の情報のいずれか一方を転送制御レジスタ
４からのパディング指示信号の有無によって選択してバ
ッファメモリ回路７ヘデータを出力するデータマルチプ
レクサ５、バッファアドレスカウンタ２からの入力とパ
ディングストップアドレスレジスタ３からの入力とを比
較して比較結果をタイミング制御回路８へ出力するアド
レス比較回路６、他装置（図示してない〉からの情報や
パディングデータを記憶するバッファメモリ回路７、ア
ドレス比較回路６と転送制御レジスタ４からの入力信号
によりバッファメモリ回路７ヘデータを書込み開始指示
のストローブ信号の供給を開始し、ストローブ信号の供
給停止によりパディング終了信号を状態表示レジスタ回
路９へ出力するタイミング制御回路８、パディング終了
信号をファームウェア（図示してない）から読み取り可
能な状態で格納している状態表示レジスタ回路９から構
成されている。
本実施例で通常のデータ転送の場合、データマルチプレ
クサ５はバックアメモリ回路７への書込みデータとして
データバスからの信号を出力している。
クサ５はバックアメモリ回路７への書込みデータとして
データバスからの信号を出力している。
バッファメモリ回路７のアドレスはバッファアドレスカ
ウンタ２により供給される。バッファアドレスカウンタ
２はマイクロプロセッサバスの信号、即ちファームウェ
ア（図示してない）により初期値が設定され１バイト転
送毎に自動的に更新する。
ウンタ２により供給される。バッファアドレスカウンタ
２はマイクロプロセッサバスの信号、即ちファームウェ
ア（図示してない）により初期値が設定され１バイト転
送毎に自動的に更新する。
パディングを行う場合は、ファームウェア（図示してな
い）によりマイクロプロセソザバスを通じてパディング
データレジスタ１．バッファアドレスカウンタ２．パデ
イングストツプアドレスレジスタ３を設定した後転送制
御レジスタ４のパディング指示ピッ］・をオンにする。
い）によりマイクロプロセソザバスを通じてパディング
データレジスタ１．バッファアドレスカウンタ２．パデ
イングストツプアドレスレジスタ３を設定した後転送制
御レジスタ４のパディング指示ピッ］・をオンにする。
尚バッファアドレスカウンタ２の初期設定値がパディン
グスタートアドレスとなる。
グスタートアドレスとなる。
転送制御レジスタ４からのパディング指示信号を受けた
データマルチプレクサ５はバッファメモリ回路７への書
込みデータとしてパディングデータレジスタ１からの出
力信号、即ちパディングデータを選択して出力し、タイ
ミング制御回路８からはバッファメモリ回路７にデータ
を書込みするためのストローブ信号をバッファメモリ回
路７へ供給を開始する。
データマルチプレクサ５はバッファメモリ回路７への書
込みデータとしてパディングデータレジスタ１からの出
力信号、即ちパディングデータを選択して出力し、タイ
ミング制御回路８からはバッファメモリ回路７にデータ
を書込みするためのストローブ信号をバッファメモリ回
路７へ供給を開始する。
アドレス比較回路６ではバッファアドレスカウンタ２か
ら入力するバッファアドレスとパディングストップアド
レスレジスタ３から入力するパデインダストップアドレ
スを比較して、その比較結果をタイミング制御回路８へ
出力する。バッファアドレスとパディングストップアド
レスとが一致するとタイミング制御回路８はバッファメ
モリ回路７へのストローブ信号の供給を停止すると共に
ファームウェア（図示してない）から読み取り可能な状
態表示レジスタ回路９にパディング終了信号を送出する
。
ら入力するバッファアドレスとパディングストップアド
レスレジスタ３から入力するパデインダストップアドレ
スを比較して、その比較結果をタイミング制御回路８へ
出力する。バッファアドレスとパディングストップアド
レスとが一致するとタイミング制御回路８はバッファメ
モリ回路７へのストローブ信号の供給を停止すると共に
ファームウェア（図示してない）から読み取り可能な状
態表示レジスタ回路９にパディング終了信号を送出する
。
以上のように本実施例ではファームウェア（図示してな
い）はパディング開始を指示した後は状態表示レジスフ
回路９を読み取ってパディング終了信号の受信を検知す
れば良く、パディング実行中は他の処理を行うことも可
能である。又、パディングデータを任意の値とするため
にパディングデータレジスタ１を設けているがパディン
グデータが特定の値で良ければパディングデータレジス
タ１は必要なくデータマルチプレクサ５に直接データパ
ターンを入力すれば良い、この場合回路が少なくて済む
と言う効果がある。
い）はパディング開始を指示した後は状態表示レジスフ
回路９を読み取ってパディング終了信号の受信を検知す
れば良く、パディング実行中は他の処理を行うことも可
能である。又、パディングデータを任意の値とするため
にパディングデータレジスタ１を設けているがパディン
グデータが特定の値で良ければパディングデータレジス
タ１は必要なくデータマルチプレクサ５に直接データパ
ターンを入力すれば良い、この場合回路が少なくて済む
と言う効果がある。
（ｇ）発明の効果
以上のように本発明によれば、バッファ記憶装置の任意
の領域に高速にパディングが行えるのでパディングに要
する時間が短縮されバッファ記憶装置の処理能力が向上
すると言う効果がある。
の領域に高速にパディングが行えるのでパディングに要
する時間が短縮されバッファ記憶装置の処理能力が向上
すると言う効果がある。
第１図は本発明に係るバッファ記憶装置のパディング方
法の一実施例を示す。 図において、１はパディングデータレジスタ、２はバッ
ファアドレスカウンタ、３はパディングストップアドレ
スレジスタ、４は転送制御レジスタ、５はデータマルチ
プレクサ、６はアドレス比較回路、７はバッファメモリ
回路、８はタイミング制御回路、９は状態表示レジスタ
回路をそれぞ９ −１７５
法の一実施例を示す。 図において、１はパディングデータレジスタ、２はバッ
ファアドレスカウンタ、３はパディングストップアドレ
スレジスタ、４は転送制御レジスタ、５はデータマルチ
プレクサ、６はアドレス比較回路、７はバッファメモリ
回路、８はタイミング制御回路、９は状態表示レジスタ
回路をそれぞ９ −１７５
Claims (1)
- 【特許請求の範囲】 データを成る装置から他の装置へ転送する時。 データを一時的に蓄えるためのバッファ記憶装置におい
て、スタートアドレスを指示する手段、ストップアドレ
スを指示する手段、記憶データを設定する手段を設け、
該バッファ記憶装置の該スタートアドレスから該ストッ
プアドレスまでの指定領域に該記憶データを自動的に書
き込むことを特徴とするバッファ記憶装置のデータ記憶
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117383A JPS608932A (ja) | 1983-06-29 | 1983-06-29 | バツフア記憶装置のデ−タ記憶方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117383A JPS608932A (ja) | 1983-06-29 | 1983-06-29 | バツフア記憶装置のデ−タ記憶方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608932A true JPS608932A (ja) | 1985-01-17 |
| JPS6362006B2 JPS6362006B2 (ja) | 1988-12-01 |
Family
ID=14710286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117383A Granted JPS608932A (ja) | 1983-06-29 | 1983-06-29 | バツフア記憶装置のデ−タ記憶方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479024A (en) * | 1983-06-01 | 1984-10-23 | Ashland Oil, Inc. | Styrene from toluene and formaldehyde |
| JPH01119819A (ja) * | 1987-11-04 | 1989-05-11 | Sony Corp | フロッピー・ディスク装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106642A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Data transfer unit |
| JPS5397341A (en) * | 1977-02-04 | 1978-08-25 | Nec Corp | Memory device |
-
1983
- 1983-06-29 JP JP58117383A patent/JPS608932A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106642A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Data transfer unit |
| JPS5397341A (en) * | 1977-02-04 | 1978-08-25 | Nec Corp | Memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479024A (en) * | 1983-06-01 | 1984-10-23 | Ashland Oil, Inc. | Styrene from toluene and formaldehyde |
| JPH01119819A (ja) * | 1987-11-04 | 1989-05-11 | Sony Corp | フロッピー・ディスク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362006B2 (ja) | 1988-12-01 |
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