JPS5832428B2 - マルチプロセツサ制御方式 - Google Patents
マルチプロセツサ制御方式Info
- Publication number
- JPS5832428B2 JPS5832428B2 JP54114188A JP11418879A JPS5832428B2 JP S5832428 B2 JPS5832428 B2 JP S5832428B2 JP 54114188 A JP54114188 A JP 54114188A JP 11418879 A JP11418879 A JP 11418879A JP S5832428 B2 JPS5832428 B2 JP S5832428B2
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- JP
- Japan
- Prior art keywords
- processor
- local
- local processor
- main
- line
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明はマルチプロセッサ・システムに関する。
一般にマルチプロセッサ・システムはマイクロコンピュ
ータ（プロセッサ）を複数台使用して効率の良いシステ
ムを実現することを目的としており、各プロセッサがア
ドレス線およびデータ線等を共有しながら同じレベルの
処理を行うものと、レベルを階層的に分担して処理する
ものがある。
ータ（プロセッサ）を複数台使用して効率の良いシステ
ムを実現することを目的としており、各プロセッサがア
ドレス線およびデータ線等を共有しながら同じレベルの
処理を行うものと、レベルを階層的に分担して処理する
ものがある。
ところで、後者のマルチプロセッサ・システムにおいて
、複数のプロセッサのうちの１つがメインプロセッサと
なりプログラムの実行およびＩ１０コントローラに対す
る入出力命令の発行を行ない、他がローカルプロセッサ
となってＩ１０制御を専用に実行する場合、従来は次の
ような問題があった。
、複数のプロセッサのうちの１つがメインプロセッサと
なりプログラムの実行およびＩ１０コントローラに対す
る入出力命令の発行を行ない、他がローカルプロセッサ
となってＩ１０制御を専用に実行する場合、従来は次の
ような問題があった。
すなわち、従来は、メインおよびローカルプロセッサ間
の同期をとるために、メインプロセッサからの入出力命
令の発行をローカルプロセッサが停＋ｈ（ＨＡＬＴ状態
）している時に制限したり、あるいはメインプロセッサ
とローカルプロセッサ間にインターフェイス用のバッフ
ァレジスタを設けたり、あるいはローカルプロセッサを
強制的にバスから切離した状態（ＨＯＬＤ状態）で入出
力命令を発行していたが、入出力命令を発行する場合に
ローカルプロセッサの動作状態を監視したり、余分なバ
ッファレジスタが必要となるためシステム全体の効率が
落ちるという欠点があった。
の同期をとるために、メインプロセッサからの入出力命
令の発行をローカルプロセッサが停＋ｈ（ＨＡＬＴ状態
）している時に制限したり、あるいはメインプロセッサ
とローカルプロセッサ間にインターフェイス用のバッフ
ァレジスタを設けたり、あるいはローカルプロセッサを
強制的にバスから切離した状態（ＨＯＬＤ状態）で入出
力命令を発行していたが、入出力命令を発行する場合に
ローカルプロセッサの動作状態を監視したり、余分なバ
ッファレジスタが必要となるためシステム全体の効率が
落ちるという欠点があった。
本発明の目的は、叙上の如きローカルプロセッサの動作
状態監視やバッファレジスタを要せずにメインおよびロ
ーカルプロセッサ間の命令の授受が非同期に行えるよう
にし、システムの効率良い運用を実現できるという効果
を有するマルチプロセッサ制御方式を提供することにあ
る。
状態監視やバッファレジスタを要せずにメインおよびロ
ーカルプロセッサ間の命令の授受が非同期に行えるよう
にし、システムの効率良い運用を実現できるという効果
を有するマルチプロセッサ制御方式を提供することにあ
る。
しかして本発明の特徴は、メインプロセッサがローカル
プロセッサに入出力命令を発行する時、ローカルプロセ
ッサに供給しているクロック信号を一時停止させること
によってローカルプロセッサの動作を一時的に中断させ
、両プロセッサ間の同期をとることにある。
プロセッサに入出力命令を発行する時、ローカルプロセ
ッサに供給しているクロック信号を一時停止させること
によってローカルプロセッサの動作を一時的に中断させ
、両プロセッサ間の同期をとることにある。
すなわち、メインプロセサがローカルプロセッサに入出
力命令を発行する時にローカルメモリのアドレス線、デ
ータ線をメインプロセッサ側に切り替えると共に、ロー
カルプロセッサに供給しているクロックを一時的に停止
させることによりローカルプロセッサの実行を正め、ロ
ーカルメモリに情報を書込んだ後、再びクロックを供給
してローカルプロセッサの実行を再開させる。
力命令を発行する時にローカルメモリのアドレス線、デ
ータ線をメインプロセッサ側に切り替えると共に、ロー
カルプロセッサに供給しているクロックを一時的に停止
させることによりローカルプロセッサの実行を正め、ロ
ーカルメモリに情報を書込んだ後、再びクロックを供給
してローカルプロセッサの実行を再開させる。
ローカルプロセッサは割込みあるいはタイマスキャン等
によってローカルメモリの所定の番地を参照し、メイン
プロセッサから入出力命令が出ていることを知る。
によってローカルメモリの所定の番地を参照し、メイン
プロセッサから入出力命令が出ていることを知る。
これによってメインプロセッサとローカルプロセッサ間
の同期がとられる。
の同期がとられる。
以下、第１図に示すようなマルチロセッサ・システムに
適用した場合について、本発明を具体的に説明する。
適用した場合について、本発明を具体的に説明する。
第１図において、１は基本処理装置（ＢＰＵ）、４はメ
インメモリ、８，９はＩ１０コントローラである。
インメモリ、８，９はＩ１０コントローラである。
ＢＰＵｌは、メインプロセッサ２とクロック・ジェネレ
ータ３から構成されている。
ータ３から構成されている。
また、Ｉ１０コントローラ８，９はそれぞれローカルプ
ロセッサ６、ローカルメモリ５およびクロック制御回路
７から構成されている。
ロセッサ６、ローカルメモリ５およびクロック制御回路
７から構成されている。
ＢＰＵｌ、Ｉ１０コントローラ８，９およびメインメモ
リ４はアドレス線１０、データ線１１、制御線１２で相
互に接続されている。
リ４はアドレス線１０、データ線１１、制御線１２で相
互に接続されている。
このようなシステムの基本的動作は周知であるので、こ
れ以上の説明は省略する。
れ以上の説明は省略する。
次に、上記のようなシステムに適用した本発明の一実施
例を第２図によって説明する。
例を第２図によって説明する。
第２図はＩ１０コントローラ（第１図の８，９に相当す
る。
る。
）の詳細ブロック図であり、第１図と同等部分には同符
号を付しである。
号を付しである。
通常、アドレスセレクタ２２およびデータセレクタ２３
はそれぞれ内部アドレス線２４および内部データ線２５
の側に切替わっており、ローカルプロセッサ６はローカ
ルメモリ５に格納されたマイクロプログラムに従って動
作している。
はそれぞれ内部アドレス線２４および内部データ線２５
の側に切替わっており、ローカルプロセッサ６はローカ
ルメモリ５に格納されたマイクロプログラムに従って動
作している。
制御線１２のＬＣＫ信号線を通じて供給されるクロック
信号はアンドゲート２７を通じてローカルプロセッサ６
に与えられている。
信号はアンドゲート２７を通じてローカルプロセッサ６
に与えられている。
さて、メインプロセッサ（第１図参照）から当該Ｉ１０
コントローラに対して例えば出力命令が発行された場合
、アドレス線１０上のデバイスナンバーが自デバイスナ
ンバーと一致するか否かをデバイスナンバー・コンベア
回路２８でチェックし、一致したならＩ１０読み書き線
（Ｒ／Ｗ線）によってＣＬＫ信号線をアントゲ−）２６
．２７でゲートしてローカルプロセッサ６へのクロック
信号の供給を停止し、ローカルプロセッサ６を直ちにた
める。
コントローラに対して例えば出力命令が発行された場合
、アドレス線１０上のデバイスナンバーが自デバイスナ
ンバーと一致するか否かをデバイスナンバー・コンベア
回路２８でチェックし、一致したならＩ１０読み書き線
（Ｒ／Ｗ線）によってＣＬＫ信号線をアントゲ−）２６
．２７でゲートしてローカルプロセッサ６へのクロック
信号の供給を停止し、ローカルプロセッサ６を直ちにた
める。
一方、コンベア回路２８の出力によってアドレスセレク
タ２２およびデータセレクタ２３がそれぞれアドレス線
１０およびデータ線１１側に切換えられ、ローカルメモ
リ５にはメインプロセッサからの出力命令が書き込まれ
る。
タ２２およびデータセレクタ２３がそれぞれアドレス線
１０およびデータ線１１側に切換えられ、ローカルメモ
リ５にはメインプロセッサからの出力命令が書き込まれ
る。
出力命令の実行が終了すると、再びアドレスセレクタ２
２およびデータセレクタ２３がローカルプロセッサ側に
戻り、かつクロック信号の禁止が解除されるため、中断
されたローカルプロセッサ６の処理が継続される。
２およびデータセレクタ２３がローカルプロセッサ側に
戻り、かつクロック信号の禁止が解除されるため、中断
されたローカルプロセッサ６の処理が継続される。
上述の如く本発明によれば、メインプロセッサからロー
カルプロセッサに非同期に入出力命令を発行する時、ロ
ーカルプロセッサへのクロック信号の供給を停止させる
ことにより両プロセッサ間の命令授受の同期がとれるた
め、従来のようなローカルプロセッサの状態監視やバッ
ファレジスタの設置が不要になり、効率の良いマルチプ
ロセッサ制御ができる。
カルプロセッサに非同期に入出力命令を発行する時、ロ
ーカルプロセッサへのクロック信号の供給を停止させる
ことにより両プロセッサ間の命令授受の同期がとれるた
め、従来のようなローカルプロセッサの状態監視やバッ
ファレジスタの設置が不要になり、効率の良いマルチプ
ロセッサ制御ができる。
第１図は本発明に係るマルチプロセッサ・システムの一
例を示す概略ブロック図、第２図は本発明を実施したＩ
１０コントローラの一例の詳細ブロック図である。 １・・・・・・基本処理装置（ＢＰＵ）、２・・・・・
・メインプロセッサ、３・・・・・・クロック・ジェネ
レータ、４・・・・・・メインメモリ、５・・・・・・
ローカルメモリ、６・・・・・・ローカルプロセッサ、
８．９・・・・・・Ｉ１０プロセッサ、１０・・・・・
・アドレス線、１１・・・・・・データ線、１２・・・
・・・制御線、２２・・・・・・アドレスセレクタ、２
３・・・・・・データ・セレクタ、２６．２７・・・・
・・アンド’７”−１−１２８・・・・・・デバイスナ
ンバー・コンベア回路。
例を示す概略ブロック図、第２図は本発明を実施したＩ
１０コントローラの一例の詳細ブロック図である。 １・・・・・・基本処理装置（ＢＰＵ）、２・・・・・
・メインプロセッサ、３・・・・・・クロック・ジェネ
レータ、４・・・・・・メインメモリ、５・・・・・・
ローカルメモリ、６・・・・・・ローカルプロセッサ、
８．９・・・・・・Ｉ１０プロセッサ、１０・・・・・
・アドレス線、１１・・・・・・データ線、１２・・・
・・・制御線、２２・・・・・・アドレスセレクタ、２
３・・・・・・データ・セレクタ、２６．２７・・・・
・・アンド’７”−１−１２８・・・・・・デバイスナ
ンバー・コンベア回路。
Claims (1)
- １ 共通のクロック信号によって動作する複数のプロセ
ラサラ有するマルチプロセッサ・システムにおいて、ロ
ーカルプロセッサへのクロックを禁止する手段を設け、
メインプロセッサからローカルプロセッサに対して入出
力命令を発行する時に、該手段によってクロック信号の
供給を一時的に停止し、ローカルプロセッサの実行再開
時に、メインプロセッサとローカルプロセッサ間の同期
をとることを特徴とするマルチプロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54114188A JPS5832428B2 (ja) | 1979-09-07 | 1979-09-07 | マルチプロセツサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54114188A JPS5832428B2 (ja) | 1979-09-07 | 1979-09-07 | マルチプロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5638657A JPS5638657A (en) | 1981-04-13 |
| JPS5832428B2 true JPS5832428B2 (ja) | 1983-07-13 |
Family
ID=14631394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54114188A Expired JPS5832428B2 (ja) | 1979-09-07 | 1979-09-07 | マルチプロセツサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832428B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593676A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | プロセツサ間クロツク同期化方式 |
-
1979
- 1979-09-07 JP JP54114188A patent/JPS5832428B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5638657A (en) | 1981-04-13 |
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