JPS58218090A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58218090A JPS58218090A JP57099717A JP9971782A JPS58218090A JP S58218090 A JPS58218090 A JP S58218090A JP 57099717 A JP57099717 A JP 57099717A JP 9971782 A JP9971782 A JP 9971782A JP S58218090 A JPS58218090 A JP S58218090A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- address
- counter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003530 single readout Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Character Discrimination (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は％ ２つの番地内容を同時に出力するメモリ回
路に関する。
路に関する。
音声認識や文字認識などに於ては、入力されたバタンと
標準のバタンとのマツチングをとる必要がある。バタン
のマツチングとは、２つのデジタルデータ列を比較し、
どれだけ似ているかを例えば差をとることによって調べ
ることである。マツチングをとるための２つのデータ列
はメモリに格納されておシ、このメモリからデータを読
み出して、読み出されたデータを演算してマツチングを
とる。
標準のバタンとのマツチングをとる必要がある。バタン
のマツチングとは、２つのデジタルデータ列を比較し、
どれだけ似ているかを例えば差をとることによって調べ
ることである。マツチングをとるための２つのデータ列
はメモリに格納されておシ、このメモリからデータを読
み出して、読み出されたデータを演算してマツチングを
とる。
入力バタンデータと標準バタンデータが同一のメモリに
格納されている場合、ひと組のデータの比較を行なうた
めに、入力バタンデータの読出と標準バタンデータの続
出の２回メモリをアクセスす墨必要があ）、ま−ｆｃ、
この２回の読出て読出番地を変えなければならない。従
ってそれだけ時間を費してしまう。認識処理は□音声あ
るいは文字を入力してその識別結果を出力するまでの応
ｉ時間が長くてぽ使用に堪えないため、成る時間内に処
理し終わら□なければならない。標準バタンか多けれは
マ゛ツチングをとる時間を要するので、処理□速度が認
ＷＡＲｍ数９文字数を制限してしまう、に出速度ｔｍ質
的に上げるためには、従来、標準バタン用のメモリと入
力バタン用のメモリとを独立にする方法が用いられる。
格納されている場合、ひと組のデータの比較を行なうた
めに、入力バタンデータの読出と標準バタンデータの続
出の２回メモリをアクセスす墨必要があ）、ま−ｆｃ、
この２回の読出て読出番地を変えなければならない。従
ってそれだけ時間を費してしまう。認識処理は□音声あ
るいは文字を入力してその識別結果を出力するまでの応
ｉ時間が長くてぽ使用に堪えないため、成る時間内に処
理し終わら□なければならない。標準バタンか多けれは
マ゛ツチングをとる時間を要するので、処理□速度が認
ＷＡＲｍ数９文字数を制限してしまう、に出速度ｔｍ質
的に上げるためには、従来、標準バタン用のメモリと入
力バタン用のメモリとを独立にする方法が用いられる。
この場合、アドレス指定手段も、入力バタンメモリ用と
標準バタンメモリ用と２種類必要となる。即ち、従来技
術では、続出速度が遅く、続出速度を上げるためには、
ハードウェア量が増えてしまう欠点がある。
標準バタンメモリ用と２種類必要となる。即ち、従来技
術では、続出速度が遅く、続出速度を上げるためには、
ハードウェア量が増えてしまう欠点がある。
本発明の目的は上記欠点を除いて、ハードウェア量を増
加させずに続出速度が実質的に速いメモリ回路を提供す
ることにある。
加させずに続出速度が実質的に速いメモリ回路を提供す
ることにある。
本発明によれば、メモリと前記メモリの番地指定手段と
、前記メモリの２つの番地内容を同時に出力するデータ
出力手段（１）、 （２）とを具備し、前記、、１ メモリの一回の続出で、前！己データ出力手段（１）に
は前記メモリ番地指定手段腎よって指定される番１ 地内容が出力され、前記データ出力手段（２）には。
、前記メモリの２つの番地内容を同時に出力するデータ
出力手段（１）、 （２）とを具備し、前記、、１ メモリの一回の続出で、前！己データ出力手段（１）に
は前記メモリ番地指定手段腎よって指定される番１ 地内容が出力され、前記データ出力手段（２）には。
１１１、”：１
前記メモリ番地指定手段に固、、定値だけ離れた番地の
内容が出力されることを特徴とするメモリ回路が得られ
る。
内容が出力されることを特徴とするメモリ回路が得られ
る。
次に本発明の実施例を図面を参照して説明する。
第１図は１本発明の一実施例を示す要部ブロック図であ
る。第１図に於て、１はメモリ、２はメモリーの番地指
定を行なうカウンタ、３．４はメモリーの出力データを
格納するレジスタである。
る。第１図に於て、１はメモリ、２はメモリーの番地指
定を行なうカウンタ、３．４はメモリーの出力データを
格納するレジスタである。
レジスタ３にはカウンタ２によって指定されるメモリー
の番地内容が、レジスタ４にはカウンタ２の値に１だけ
加えた番地の内容が同時に入力されΣ。
の番地内容が、レジスタ４にはカウンタ２の値に１だけ
加えた番地の内容が同時に入力されΣ。
第１図の構成に於て、メモＩＪ １の偶数番地に入力バ
タンデータ、奇数番地に標準バタンデータを格納する。
タンデータ、奇数番地に標準バタンデータを格納する。
カウンタ２が偶数値の場合、レジスタ３．４にはそれぞ
れ人力バタン、標準パタとの対応するデータが一回の続
出で同時に得られる。カウンタ２を＋１カウントしてメ
モリーｔ−読み出すと、今度は、レジスタ３．４には、
それぞれ標準バタンデータ、入力バタンデータの１だけ
ずれて、：１′ 対応したデータが１呻に得られる。カウンタ２を′□１
１、 ＋１カウントせず、＋２カウントしてメモリーｔ−読み
出すなら、対応する次の入力バタン、標準バタンのデー
タがそれぞれレジスタ３．４に同時に得られる。
れ人力バタン、標準パタとの対応するデータが一回の続
出で同時に得られる。カウンタ２を＋１カウントしてメ
モリーｔ−読み出すと、今度は、レジスタ３．４には、
それぞれ標準バタンデータ、入力バタンデータの１だけ
ずれて、：１′ 対応したデータが１呻に得られる。カウンタ２を′□１
１、 ＋１カウントせず、＋２カウントしてメモリーｔ−読み
出すなら、対応する次の入力バタン、標準バタンのデー
タがそれぞれレジスタ３．４に同時に得られる。
本実施例では、カウンタ２で指定される番地内容と、カ
ウンタ２の値に１だけ加えた番地の内容とが同時にそれ
ぞれレジスタ３．４に出力されるものとしたが、ほかに
も５例えば、メモリ１が２Ｎワードから成るとして、−
回の読出で、カウンタ２で指定される番地内容と、カウ
ンタ２の値にＮだけ加えた番地の内容とが同時にそれぞ
れレジスタ３．４に出力されるようにすることもできる
。
ウンタ２の値に１だけ加えた番地の内容とが同時にそれ
ぞれレジスタ３．４に出力されるものとしたが、ほかに
も５例えば、メモリ１が２Ｎワードから成るとして、−
回の読出で、カウンタ２で指定される番地内容と、カウ
ンタ２の値にＮだけ加えた番地の内容とが同時にそれぞ
れレジスタ３．４に出力されるようにすることもできる
。
この場合、θ〜（Ｎ−１）の番地には入力バタン（又は
標準バタン）、Ｎ〜（２Ｎ−１）の番地には標準バタン
（又は入力バタン）を格納するようにすれば、カウンタ
２の値がＯ〜（Ｎ−１）の間は、レジスタ３．４には、
それぞれ入力バタン（又は標準バタン）、標準バタン（
又は入力バタン）が−回の読出で同時に得られるのであ
る。
標準バタン）、Ｎ〜（２Ｎ−１）の番地には標準バタン
（又は入力バタン）を格納するようにすれば、カウンタ
２の値がＯ〜（Ｎ−１）の間は、レジスタ３．４には、
それぞれ入力バタン（又は標準バタン）、標準バタン（
又は入力バタン）が−回の読出で同時に得られるのであ
る。
従って本実施例によれば、メモＩＪ を−回読み出すだ
けで、比較さ−れるべき２つのデータが同時に得られる
ので１次の比較演算を直ちに実行でき。
けで、比較さ−れるべき２つのデータが同時に得られる
ので１次の比較演算を直ちに実行でき。
処理の高速化に役立つ。しかも番地指定手段がひとつで
済み、・・−ドウエア量は増加しない。
済み、・・−ドウエア量は増加しない。
第１図は、本発明の一実施例會示す図である。
ｌ・・・・・・メモリ、２・旧・・メモリ・アドレスｅ
カウンタ、３．４・・・・・・レジスタ。 − 一 竪 １ 侶
カウンタ、３．４・・・・・・レジスタ。 − 一 竪 １ 侶
Claims (1)
- メモリと、前記メモリの番地指定手段と、前記メモリの
番地内容を同時に出力する第１および第２のデータ出力
手段とを具備し、前記メモリの一回の読出で前記第１の
データ出力手段には、前記メモリ番地指定手段によって
指定される番地内容が出力され、前記第２のデータ出力
手段には、前記メモリ番地指定手段に固定値だけ離れた
番地の内容が出力されることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099717A JPS58218090A (ja) | 1982-06-10 | 1982-06-10 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57099717A JPS58218090A (ja) | 1982-06-10 | 1982-06-10 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218090A true JPS58218090A (ja) | 1983-12-19 |
Family
ID=14254820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57099717A Pending JPS58218090A (ja) | 1982-06-10 | 1982-06-10 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218090A (ja) |
-
1982
- 1982-06-10 JP JP57099717A patent/JPS58218090A/ja active Pending
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