JPS6250867B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ベクトル・レジスタを効率的にアク
セスすることが出来ると共に、ベクトル・レジス
タのアクセス制御を簡単に行うことが出来るベク
トル・データ処理装置に関するものである。

第１図はベクトル・データ処理装置の概要を示
すものであつて、１はメモリ、２はベクトル・レ
ジスタ、３は演算器をそれぞれ示している。ベク
トル・データ処理装置においては、主メモリ１と
ベクトル・レジスタ２との間でデータのストアお
よびロードが行われ、演算器３はベクトル・レジ
スタ２内のエレメント・データ列を用いて演算を
行う。ベクトル・レジスタ２は複数個設けられて
いるものであり、各ベクトル・レジスタは複数の
エレメント・データ、例えば＃０エレメント・デ
ータないし＃127エレメント・データを格納す
る。従来技術においては、例えば８個のベクト
ル・レジスタが存在するときには、８個のバンク
が設けられており、各バンクに１個のベクトル・
レジスタが割当てられている。このような従来方
式においては、或るアクセス要求元Ａがベクト
ル・レジスタVRiをアクセスしていると仮定する
と、アクセス要求元Ａがベクトル・レジスタVRi
の＃０エレメント・データないし＃127エレメン
ト・データの全てをアクセスし終るまで、他のア
クセス要求元がベクトル・レジスタVRiをアクセ
スすることが出来ない。このような欠点を除去す
るため、ベクトル・レジスタの＃ｉエレメント格
納域と＃ｉ＋１エレメント格納域を異なるバンク
に割付けることが提案されているが、この提案さ
れた方式を公知の技術を用いて実現しようとする
と、ベクトル・レジスタのアクセス制御が非常に
複雑になる。更に、アクセス制御を簡単化する為
に、読み出し側、書き込み側にインタリーブ分の
バツフアをおくことも考えられるが物量が膨大と
なり現実的でない。

本発明は、上記の考察に基づくものであつて、
簡単な構成でベクトル・レジスタを効率的にアク
セスすることが出来ると共に、ベクトル・レジス
タのアクセス制御を簡単に行い得るようになつた
ベクトル・データ処理装置を提供することを目的
としている。そしてそのため、本発明のベクト
ル・データ処理装置は、複数のエレメント格納域
からなる複数のベクトル・レジスタのエレメント
格納域を順次にアクセスしつつ処理を行うベクト
ル・データ処理装置において、 複数のベクトル・レジスタをｎ個（ｎは２以上
の整数）のバンク単位に分割し、全てのベクト
ル・レジスタの同じ番号のエレメント格納域を同
じバンクに割当て、ベクトル・レジスタをエレメ
ント格納域の番号順にインタリーブする構成と
し、 各バンクをアクセスするｎ個のアドレス・レジ
スタをインタリーブ順に接続すると共に１クロツ
ク毎にアドレス・レジスタのアドレスが次のアド
レス・レジスタに移送されるように構成し、 アクセス開始時に初期アドレスを先頭のアドレ
ス・レジスタに入力する手段を設け、アクセス開
始時以外においては、最後のアドレス・レジスタ
からアドレスが出力された時、当該アドレスに基
づいて最後のバンクがアクセスされている場合に
は当該アドレスを＋１して先頭のアドレス・レジ
スタに入力し、そうでない場合には当該アドレス
をそのまま先頭のアドレス・レジスタに入力する
手段を設けた ことを特徴とするものである。以下、本発明を図
面を参照しつつ説明する。

第２図は本発明におけるベクトル・レジスタ関
連部分のデータ系のブロツク図、第３図は本発明
におけるベクトル・レジスタ関連部分のアドレス
系の１実施例のブロツク図、第４図はアクセス要
求元がエレメント格納域をアクセスできるタイ
ム・スロツトを説明する図、第５図は第３図の実
施例の動作を説明するタイム・チヤートである。

第２図において、４はロード・パイプライン、
５と６は演算パイプライン、７はストア・パイプ
ライン、８ないし１０は書込レジスタ、１１ない
し１８は入力レジスタ、Ｂ０ないしＢ７はバン
ク、１９ないし２６は出力レジスタ、２７ないし
３３はバツフア・レジスタをそれぞれ示してい
る。

ロード・パイプライン４は主メモリ１上のデー
タをベクトル・レジスタに格納するためのもので
ある。演算パイプライン５は例えば加算パイプラ
インであり、また、演算パイプライン６は例えば
乗算パイプラインである。演算パイプライン５，
６には、指定されたベクトル・レジスタから読出
されたエレメント・データ列が順次に入力され、
演算結果の列が指定されたベクトル・レジスタに
逐次に格納される。ストア・パイプライン７は、
ベクトル・レジスタのデータを主メモリ１に書込
むためのものである。ベクトル・レジスタは、８
個のバンクＢ０ないしＢ７から構成されている。
第２図から判るように、ベクトル・レジスタVRj
の＃（8m＋ｉ）エレメント格納域はバンクBiに
割当てられる。なお、ｉは０，１，２，３，……
７であり、１個のベクトル・レジスタのエレメン
ト・データ数が128個のときにはｍは０，１，
２，……15であり、VRjはVR０，VR１……VRn
である。書込レジスタ８は入力レジスタ１１ない
し１８に接続されている。また、図面に完全に示
されていないが、書込レジスタ９，１０も同様で
ある。出力レジスタ１９は、レジスタ２７，２
９，３０，３１および３３に接続されている。図
面に完全に示されていないが、出力レジスタ２０
ないし２６のそれぞれも同様である。演算パイプ
ライン５の一方の入力には２個のバツフア・レジ
スタ２７と２８が設けられ、他方の入力には１個
のバツフア・レジスタ２９しか設けられていない
が、このような構成はエレメント・データ間の同
期をとるために採用されていものである。例え
ば、ベクトル・レジスタVR０のエレメント・デ
ータとベクトル・レジスタVR１のエレメント・
データとを演算パイプライン５で演算する場合、
後述するようにベクトル・レジスタVR０の＃ｉ
エレメント・データがバツフア・レジスタ２７に
入力されるより１サイクル遅れてベクトル・レジ
スタVR１の＃ｉエレメント・データがバツフ
ア・レジスタ２９に入力されるが、バツフア・レ
ジスタ２８はベクトル・レジスタVR０の＃ｉエ
レメント・データを１サイクル遅延させるもので
ある。

第３図は本発明におけるベクトル・レジスタ関
連部分のアドレス系の１実施例のブロツク図であ
る。第３図において、３４は命令制御部、３５は
初期アドレス設定部、３６ないし４３は例えば３
ビツトの８進カウンタ、４４は＋１回路、Ｇ１と
Ｇ２はゲート、４５はOR回路、４６ないし５３
はアドレス・レジスタ、５４はキヤリー検出部を
それぞれ示している。また、Ｌ，ER２，ER３，
EW１，Ｓ，FR２，FR３およびFW１はベクト
ル・レジスタのアクセス要求元である。アクセス
要求元Ｌは、主メモリから送られて来るデータを
ベクトル・レジスタに格納するためのものであ
る。アクセス要求元ER２は、例えば被演算数と
なるエレメント・データ列をベクトル・レジスタ
から読出して演算パイプライン５に供給するもの
である。アクセス要求元ER３は、演算数となる
エレメント・データ列をベクトル・レジスタから
読出して演算パイプライン５に供給するものであ
る。アクセス要求元EW１は、演算パイプライン
５の演算結果の列をベクトル・レジスタに書込む
ためのものである。アクセス要求元Ｓは、ベクト
ル・レジスタからエレメント・データ列を読出し
て主メモリに書込むためのものである。アクセス
要求元FR２，FR３およびFW１は演算パイプラ
イン６に対するものであり、FR２はER２に、
FR３はER３に、FW１はEW１にそれぞれ相当
するものである。命令制御部３４は、命令をデコ
ードし、アクセス要求元Ｌ，ER２，ER３，EW
１，Ｓ，FR２，FR３，FW１を起動すると共に
演算パイプライン５，６の制御を行うものであ
る。初期アドレス設定部３５は、命令制御部３４
から送られて来る初期アドレスをOR回路４５を
経由してアドレス・レジスタ４６にセツトするた
めのものである。８進カウンタ３６はアクセス要
求元Ｌのアクセスが第幾番目のバンクに対してま
で行われたかをカウントするものであり、８進カ
ウンタ３７は、アクセス要求元ER２のアクセス
が第幾番目のバンクに対してまで行われたかをカ
ウントするものである。その他の８進カウンタ３
８ないし４３も同様な機能を有している。ベクト
ル命令制御部３４は、ベクトル命令を解読し、ベ
クトル・レジスタへのアクセスを起動する時に、
対応する８進カウンタの初期設定を行う。＋１回
路４４は、アドレス・レジスタ５３より送られて
来るアドレスを＋１するものである。アドレス・
レジスタ４６ないし４７のそれぞれは、対応する
バンクのエレメント格納域を指定するものであ
り、１サイクル毎に左側のアドレス・レジスタの
内容が隣接する右側のアドレス・レジスタに移さ
れる。また、最右端のアドレス・レジスタ５３の
内容はタイム・スロツトの終りで＋１回路４４お
よびゲートＧ２に送られる。キヤリー検出部５４
は＃０タイム・スロツトの開始時には８進カウン
タ３６の内容を、＃１タイム・スロツト開始時に
は８進カウンタ３７の内容を、同様にして＃７タ
イム・スロツト開始時には８進カウンタ４３の内
容を検査する。そして検査時点において、８進カ
ウンタにキヤリーが存在する場合にはゲートＧ１
を開き、ゲートＳ２を閉じる。キヤリーが存在し
ない場合には、ゲートＧ１を閉じ、ゲートＧ２を
開く。

第４図はアクセス要求元がエレメント格納域を
アクセスできるタイム・スロツトを説明するもの
である。第４図から判るように、アクセス要求元
Ｌは、＃０タイム・スロツトで＃０エレメント格
納域、＃１タイム・スロツトで＃１エレメント格
納域、＃２タイム・スロツトで＃２エレメント格
納域、＃３タイム・スロツトで＃３エレメント格
納域、＃４タイム・スロツトで＃４エレメント格
納域、＃５タイム・スロツトで＃５エレメント格
納域、＃６で＃６エレメント格納域、＃７タイ
ム・スロツトで＃７エレメント格納域をアクセス
することが出来る。アクセス要求元ER２は、
＃１タイム・スロツトで＃０エレメント格納域、
＃２タイム・スロツトで＃１エレメント格納域、
＃３タイム・スロツトで＃２エレメント格納域、
＃４タイム・スロツトで＃３エレメント格納域、
＃５タイム・スロツトで＃４エレメント格納域、
＃６タイム・スロツトで＃５エレメント格納域、
＃７タイム・スロツトで＃６エレメント格納域、
＃０タイム・スロツトで＃７エレメント格納域を
アクセスすることが出来る。他のアクセス要求元
がエレメント格納域をアクセスできるタイム・ス
ロツトも同様に図示のとおりである。なお、＃ｉ
（ｉ＝０ないし７）のエレメント格納域をアクセ
スできるタイミングにおいては（8m＋ｉ）のエ
レメント格納域がアクセスすることが出来るのは
説明するまでもない。

第５図イ，ロは第３図の実施例の動作を説明す
る図である。第５図において二重のアンダライン
「〓〓」は開始時を示し、点線のアンダライン
「……」は処理されなかつたことを示している。
第５図イはアクセス要求元Ｌがベクトル・レジス
タVR０をアクセスし、アクセス要求元ER２がベ
クトル・レジスタVR３をアクセスする場合を示
している。＃０タイム・スロツトにおいて、ベク
トル・レジスタVR０の＃０エレメント格納域を
示す初期アドレスADLがアドレス・レジスタ４
６にセツトされ、ベクトル・レジスタVR０の
＃０エレメント・データの書込みが行われる。以
下、１クロツク毎にこのアドレスADLはアドレ
ス・レジスタ４７，４８……５３に移され、ベク
トル・レジスタVR０の＃１，＃２……＃７エレ
メント・データの書込みが行われる。この書込み
が行われる度に８進カウンタ３６の内容が＋１さ
れ、ベクトル・レジスタVR０の＃７エレメン
ト・データの書込みが終了した時、８進カウンタ
３６の内容が「000」となり、最上位桁からキヤ
リーが出力される。次の＃０タイム・スロツトで
キヤリー検出部５４が８進カウンタ３６の内容を
調べる。この場合には、キヤリーが存在するの
で、初期アドレスADLを＋１したものがアドレ
ス・レジスタ４６にセツトされ、ベクトル・レジ
スタVR０の＃８エレメント・データの書込みが
行われる。次の＃１タイム・スロツトでは、アド
レス（ADL＋１）がレジスタ４７に移され、ベ
クトル・レジスタVR０の＃９エレメント・デー
タの書込みが行われる。

アクセス要求元ER２に対しては＃１タイム・
スロツトで、初期アドレスADER２がアドレス・
レジスタ４６にセツトされ、ベクトル・レジスタ
VR３の＃０エレメント・データの読出しが行わ
れる。以下、図示のようにしてベクトル・レジス
タVR３のアクセスが行われる。

第５図ロは、ベクトル・レジスタVR１にデー
タをロードする場合において、主メモリからのデ
ータ転送が途切れた場合を示している。データを
ベクトル・レジスタVR１へロードするための初
期アドレスADLが＃０タイム・スロツトでアド
レス・レジスタ４６にセツトされ、ベクトル・レ
ジスタVR１の＃０エレメント・データの書込み
が行われる。この書込みが完了すると、８進カウ
ンタ３６の内容は「001」となる。＃１タイム・
スロツトでは初期アドレスADLがアドレス・レ
ジスタ４７に移され、ベクトル・レジスタVR１
の＃１エレメント・データの書込みが行われる。
この書込みが完了すると、８進カウンタ３６の内
容は「010」となる。＃２タイム・スロツトで初
期アドレスADLはアドレス・レジスタ４８に移
される。このとき、主メモリからデータが送られ
て来ていないとすると、ベクトル・レジスタVR
１の＃２エレメント格納域にデータを書込むこと
が出来ず、８進カウンタ３６の内容も＋１されな
い。＃７タイム・スロツトが終了し、次の＃０タ
イム・スロツトが開始されると、初期アドレス
ADLがアドレス・レジスタ５３より出力され、＋
１回路４４およびゲートＧ２に送られる。次の
＃０タイム・スロツトでキヤリー検出部５４が８
進カウンタ３６の内容を検査すると、８進カウン
タ３６の内容が「010」であり、キヤリーが存在
しないので、ゲートＧ１を閉じ、ゲートＧ２を開
く。それ故、次の＃０タイム・スロツトでは、初
期アドレスADLがそのままアドレス・レジスタ
４６にセツトされる。次の＃１タイム・スロツト
では初期アドレスがアドレス・レジスタ４７に移
され、次の＃２タイム・スロツトではアドレス・
レジスタ４８に移される。８進カウンタ３６の内
容が「010」であるので、ベクトル・レジスタVR
１の＃２エレメント格納域に対するデータ書込み
動作が可能となるが、この時点で主メモリから
＃２エレメント・データ以降のデータが送られて
来る、ベクトル・レジスタVR１の＃２エレメン
ト格納域に対するデータ書込みが行われる。以下
ベクトル・レジスタVR１の＃３エレメント格納
域、＃４エレメント格納域……に対するエレメン
ト・データの書込みが行われる。

以上の説明から明らかなように、本発明によれ
ば、簡単な構成によりベクトル・レジスタを効率
的にアクセスできると共に、ベクトル・レジスタ
のアクセス制御を簡単に行い得るという効果が得
られる。

【図面の簡単な説明】

第１図はベクトル・データ処理の概要を示す
図、第２図は本発明におけるベクトル・レジスタ
関連部分のデータ系のブロツク図、第３図は本発
明におけるベクトル・レジスタ関連部分のアドレ
ス系の１実施例のブロツク図、第４図はアクセス
要求元がエレメント格納域をアクセスできるタイ
ム・スロツトを説明する図、第５図は第３図の実
施例の動作を説明するタイム・チヤートである。 ４……ロード・パイプライン、５と６……演算
パイプライン、７……ストア・パイプライン、８
ないし１０……書込レジスタ、１１ないし１８…
…入力レジスタ、Ｂ０ないしＢ７……バンク、１
９ないし２６……出力レジスタ、２７ないし３３
……バツフア・レジスタ、３４……命令制御部、
５……初期アドレス設定部、３６ないし４３……
３ビツトの８進カウンタ、４４……＋１回路、Ｇ
１とＧ２……ゲート、４４……OR回路、４６な
いし５３……アドレス・レジスタ、５４……キヤ
リー検出部。

Claims (1)

1. 【特許請求の範囲】 １ 複数のエレメント格納域からなる複数のベク
   トル・レジスタのエレメント格納域を順次にアク
   セスしつつ処理を行うベクトル・データ処理装置
   において、 複数のベクトル・レジスタをｎ個（ｎは２以上
   の整数）のバンク単位に分割し、全てのベクト
   ル・レジスタの同じ番号のエレメント格納域を同
   じバンクに割当て、ベクトル・レジスタをエレメ
   ント格納域の番号順にインタリーブする構成と
   し、 各バンクをアクセスするｎ個のアドレス・レジ
   スタをインタリーブ順に接続すると共に１クロツ
   ク毎にアドレス・レジスタのアドレスが次のアド
   レス・レジスタに移送されるように構成し、 アクセス開始時に初期アドレスを先頭のアドレ
   ス・レジスタに入力する手段を設け、 アクセス開始時以外においては、最後のアドレ
   ス・レジスタからアドレスが出力された時、当該
   アドレスに基づいて最後のバンクがアクセスされ
   ている場合には当該アドレスを＋１して先頭のア
   ドレス・レジスタに入力し、そうでない場合には
   当該アドレスをそのまま先頭のアドレス・レジス
   タに入力する手段を設けた ことを特徴とするベクトル・データ処理装置。 ２ 複数のアクセス要求元と１対１の対応をなす
   複数のｎ進カウンタを設け、 アクセス要求元により指定されるベクトル・レ
   ジスタのエレメント格納域に対するデータの書込
   み／読出しが行われる度に対応するｎ進カウンタ
   のカウント値を＋１し、 最後のアドレス・レジスタからアドレスが出力
   された時、対応するｎ進カウンタのカウント値を
   調べ、当該カウント値が所定値の場合には最後の
   アドレス・レジスタから出力されるアドレスを＋
   １して先頭のアドレス・レジスタに入力し、そう
   でない場合には最後のアドレス・レジスタから出
   力されるアドレスをそのまま先頭のアドレス・レ
   ジスタに入力する ことを特徴とする特許請求の範囲第１項記載のベ
   クトル・データ処理装置。