JPS58218092A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は仮想記憶方式におけるページング動作を改良し
た情報処理装置に関する。

従来技術 仮想記憶方式を採用した従来の情報処理装置においては
、主記憶装置やその他の記憶装置に参照ビットを設け、
これら記憶装置をアクセスしたときに参照ビットを“１
″にしてアクセスされたことを表示している。

したがって、前記参照ビットは主記憶装置お上記憶装置
へのアクセス増加により性能が低下する。

また、参照ビットが別の記憶装置に存在する場合には、
参照ビットの更新を高速に行なわせる必要があるため高
価なメモリを使用しなければならないという欠点がある
。

他の方式として、高速バッファメモリに参照ビットが存
在する場合には、該エリアに対応する参照ビット更新を
やめ、主記憶装置から高速バッファメモリにデータをロ
ードするときのみ参照ビットを更新する方式がある。こ
の方式では、高速バッファメモリへのデータのロード稜
に参照ヒツトクリア命令が該エリアに対して出されると
、該当参照ビットは“０”になる、。しかし、該エリア
は高速バッファメモリに登録されているため該エリアの
参照に対して、参照ビットの更新はなされず主記憶参照
状況が正しく参照ビットに反映されずページングのオー
バヘッド□が増大する。

発明の目的　　　　　　□−□ 本発明の目的は上述の欠点を除去するよ、うにした情報
処理装置を提供することにある。

発明の構成 本発明の装置は、複数のページに記憶領域を分けた構成
を有する主記憶装置のページ記憶領域対応に参照ビット
を有する情報処理装置において、予め定めたページ記憶
領域のそれぞれに対応して用意されたエントリを複数持
ちこれらエントリのそれぞれと対応して前記参照ビット
をアクセスするためのアドレスおよびこれらのアドレス
のそれぞれが有効か無効かを示す有効性表示ビットを記
憶する参照ビットアクセスアドレスアレイを設けたこと
を特徴とする。

発明の実施例 次に本発明について図面を参照して詳細に説明する。

第１図を参照すると、本発明の一実施例は中央処理装置
１．要求光の装置４．および主記憶装置５に接続され、
高速バッファメモリ制御部２．主′　１・ 記憶アクセスアドレスレジスタ３．主記憶アクセスアド
レススタック６、選択回路７．アドレスアレイ索引アド
レスレジスタ９９選択回路１０．参照ビットアクセスア
ドレスアレイ８．比較回路１１゜参照ビット更新要求フ
リップフロップ１２．レジスタ１３．フリップフロップ
１５．および参照ビット管理部１４から構成されている
。前記高速バッファメモリ制御部２の詳細は１９８０年
情報処理学会から発行された刊行物「情報処理」のＶＯ
Ｌ。

２１翫４の第３３２頁から第３４０画に「キャッシュメ
モリ」と題して発表された論文を参照できる。

次にこの実施例の動作を詳細に説明する。

中央処理装置１からの主記憶アクセスアドレスは高速バ
ッファメモリ制御部２および主記憶アクセスアドレスレ
ジスタ３に与えられる。高速バッファメモリでヒツトし
た場合は、要求元４ヘデータが返送され、ミスヒツトし
た場合は主記憶装置５にブロックロードの要求が出され
る。

主記憶アクセスアドレスレジスタ３へは、主記憶のペー
ジング単位アドレス（２にバイトあるいは４にバイトア
ドレス）がセットされ、主記憶アクセスアドレススタッ
ク６にスタックされる。選択回路７５主記憶アクセスア
ドレスレジスタ３と主記憶アドレススタック６とからの
アドレスを選択する回路で、前記主記憶アドレススタッ
ク６が空のときのみ前記主記憶アドレスレジスタ３から
のアドレスがバイパスされて参照ビットアクセスアドレ
スアレイ８を索引するためのアドレスアレイ索引アドレ
スレジスタ９にセットされる。前記参照ビットアクセス
アドレスアレイ８は、セットアンシアティプ方式のアド
レスアレイで構成されておシ、アドレスアレイ索引アド
レスレジスタ９の下位ビットで前記参照ビットアクセス
アレイ８　　　。

を選択回路１０を通してアドレスする。参照ビットアク
セスアドレスアレイ８は複数のエントリを持ち、それぞ
れのエントリは参照ページアドレスの上位ビットと、該
ページ参照アドレスが有効か否かを表示するフラグビッ
トを有する。

はじめに既に参照筒の主記憶ページに対するアクセスの
場合を説明する。上述の説明のように主記憶アクセスペ
ージアドレスは、主記憶アクセスレジスタ３または主記
憶アクセスアドレススタック６のいずれから選択回路７
を通してアドレスアレイ索引アドレスレジスタ９のセッ
トされる。核アドレスレジスタ９の下位ビットが選択回
路１゜を通して参照ビットアクセスアドレスアレイ８を
アドレスする。該アドレスアレイから続出されたエント
リ内有効表示フラグが“１”でかつ前記アドレスアレイ
索引アドレスレジスタ９の上位ビットとエントリ内ペー
ジアドレス上位ビットとの比較が比較回路１１で行なわ
れる。一致が検出されルト参照ビット更新要求フリップ
フロップ１２が“０＃にされ、参照ビット更新要求は発
生しない。

次に新規参照の主記憶ページに対するアクセスの場合を
説明する。参照ビットアクセスアドレスアレイ８が索引
されるまでの動作は上述の場合と同様で、アドレスされ
た該アドレスアレイかう読出されたエントリ内有効表示
フラグが“０”が、ま′″″１“ｆ４７“″′ロン：引
７ド″″スタ９の上位ビットと二／　　内ベージアドレ
ス上位ビットとの比較の結果不一致の場合は参照ビット
更新要求フリップフロップ１２が“１＃にされ、同時に
参照ビット更新ページアドレスがレジスタ１３にセット
され参照ビット管理部１４に送出される。その後前記レ
ジスター３の新規参照の主記憶ページアドレスを前記参
照ビットアクセスアドレスアレイ８に登録するためレジ
スター３の下位ビットを選択回路１０でアドレスしてレ
ジスター３の上位ビットの内容を有効表示フラグを“１
”にして書込み後続の同一ページアクセスに備える。

次に参照ビットクリア命令の実行について説明する。参
照ビットアクセスアドレスアレイ８の索引は上記２例と
同じであるが、参照ビットクリア命令の場合は、それぞ
れのアドレスレジスタ３゜６．７．９および１３にクリ
アアドレスであるフラグビットを持ちまわシ通常の参照
とは異なることを示すクリアフラグビットが“１”にな
っている。前記参照ビットナクセスアドレスアレイ８の
索引結果有効なべ−ｊ′ｒドレへか登録されている：、
・。

とフリップフロップ１゛′５がセットされ、上記新規主
記憶ページ登録と同様のパスでアドレスアレイ８をアド
レスし、前記フリップフロップ１５により該アドレスア
レイ８のエントリをクリア（有効表示フラグビットのリ
セット）を指示して該エントリを無効化するとともに、
参照ビット管理部１４に参照ビットクリア要求を出す。

なお、本発明の実施例では参照ビットアクセスアドレス
アレイにルベルのセットアノシアティブ方式をとってい
るが、同様にしてレベルを増加させたり、フルアンチイ
ブ方式をとったりする方法も考えられ、これらの場合を
含む実施例も本発明の本質に反するものではない。

発明の効果 本発明には仮想記憶方式のベージングに重要な役割をも
つ参照ビットを正しく反映させ、かつ参照／更新ビット
へのアクセス負荷を軽減させるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 図において、１・・・・・・中央処理装置、２・・・・
・・高速バッファメモリ制御部、３・・・・・・主記憶
アクセスアドレスレジスタ、４・・団・要求元、５・・
川・主記憶装置、６・・・・・・主記憶アクセスアドレ
ススタック、７゜１０・・・・・・選択回路、８・旧・
・−照ピットアク七スアレイ、９・・・・・・アドレス
アレイ索引アドレスレジスタ、１１・・・・・・孔板器
、１２・旧・・参照ビット更新要求フリップフロップ、
１３・・・・・・参照ビット更新／クリアページアドレ
スレジスタ、１４・・・・・・参照ビット管理部、１５
・・・・・・参照ビットクリア要求フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 １、複数のページに記憶領域を分けた構成を有する主記
   憶装置のページ記憶領域対応に参照ビットを有する情報
   処理装置において、 予め定めたページ記憶領域のそれぞれに対応して用意さ
   れたエントリを複数持ちこれらエントリのそれぞれと対
   応して前記参照ビットをアークセスするためのアドレス
   およびこれらのアドレスのそれぞれが有効が無効かを示
   す有効性表示ビットを記憶する参照ビットアクセスアド
   レスアレイを設けたことを特徴とする情報処理装置。 ２、参照ビットをリセットするための命令実行に前記参
   照ビットのリセットを指示しかつ外部から与えられた参
   照ビットアクセス用アドレスと前記参照ビットアクセス
   アト、レスアレイに記憶されたアドレスとの一致がとら
   れた前記エントリに記憶されている有効性表示ビットを
   無効表示するようにしたことｔｌ−特徴とする特許請求
   の範囲第１項記載の情報処理装置。