JPS58218159A - 相補型ｍｏｓ半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は相補型ＭＯＳ半導体装置の改良に関する。

〔発明の技術的背景とその問題点〕

相補型ＭＯＳ半導体装置（以下ＣＭＯＳと略す）は例え
ば島状のｐウェル領域が形成されたｎ型半導体基板を用
い、ｐウェル領域表面にｎチャンネルＭＯＳトランジス
タ、ｐウェル以外の半導体基板の表面領域に、ｐチャン
ネルＭＯＳトランジスタを夫々設けた構成になっている
。こうしたＣＭＯＳを組込んだ回路は単一チャンネルの
ＭＯＳトランジスタ回路に比べて消費電力の点で優れて
いる。このため高集積化に伴なう回路の発熱が問題視さ
れている超ＬＳＩにおいてはＣＭＯＳにより回路を形成
することが適している。

ところで、従来のＣＭＯＳは第１図に示す構造になって
いる。即ち、図中の１はｎ型半導体基板であり、この基
板１にはｐ−ウェル領域２が選択的に設けられている。

ウェル領域２以外の基板１表面には互に電気的に分離さ
れたｐ＋型のソース、ドレイン領域３、４が設けられ、
これら領域３、４間の基板１上にはゲート酸化膜５を介
してゲート電極６が設けられている。こうしたｐ＋型の
ソース、ドレイン領域３、４、ゲート電極６等によりｐ
チャンネルＭＯＳトランジスタが構成されている。なお
、図中の７は基板１に設けられ、前記ｐチャンネルＭＯ
Ｓトランジスタの基板バイアス電位としてＶＤＤを与え
るｎ＋型領域である。さらに、前記ｐ−ウェル領域２の
表面には互に電気的に分離されたｎ＋型のソース、ドレ
イン領域８、９が設けられ、これらソース、ドレイン領
域８、９間のウェル領域２上にはゲート酸化膜１０を介
してゲート電極１１が設けられている。こうしたｎ＋型
ソース、ドレイン領域８、９、ゲート電極１１等により
ｎチャンネルＭＯＳトランジスタが構成されている。な
お、図中の１２はｐ−ウェル領域２に設けられ、前記ｎ
チャンネルＭＯＳトランジスタの基板バイアスとしてＶ
ＳＳ電位を与えるｐ＋型領域である。このようなＣＭＯ
Ｓで形成された回路は最も単純なインバータ回路となり
、各トランジスタのゲート電極６、１１はアルミニウム
配線等で結線されて入力Ｖｉｎ側となり、ｐ＋型、ｎ＋
型のドレイン領域４、９間もアルミニウム配線等で結線
され、出力Ｖｏｕｔとなる。また、ｐチャンネルＭＯＳ
トランジスタのｐ＋型ソース領域３と電位印加用ｎ＋型
領域７とはアルミニウム配線等により電気的に電源ＶＤ
Ｄに接続されている。一方、ｎチャンネルＭＯＳトラン
ジスタのｎ＋型ソース領域８と電位印加用ｐ＋型領域１
２とはアルミニウム配線等により電気的に基準電源ＶＳ
Ｓに接続されている。

しかしながら、上述したＣＭＯＳ構造においてはｎチャ
ンネルＭＯＳトランジスタのｎ＋型ソース領域８とｐ−
ウェル領域２とｎ型半導体基板１を夫々エミッタ、ベー
ス、コレクタとする寄生ｎｐｎトランジスタＱｎ、並び
にｐチャンネルＭＯＳトランジスタのｐ＋型ソース領域
３とｎ型半導体基板１とｐ−ウェル領域２を夫々エミッ
タ、ベース、コレクタとする寄生ｐｎｐトランジスタＱ
ｐが形成される。なお、第１図の各寄生トランジスタＱ
ｎ、Ｑｐは夫々１つしか示さなかったが、実際には広く
分布されている。このような寄生ｎｐｎトランジスタＱ
ｎ、寄生ｐｎｐトランジスタＱｐが形成されると、動作
時、ラッチアップ現象を生じる、これを、第１図および
等価回路を示す第２図を参照して以下に説明する。

まず、出力Ｖｏｕｔに外乱によって負の電圧が加わった
とすると、ｎチャンネルＭＯＳトランジスタのｎ＋型ド
レイン領域９とｐ−ウェル領域２とｎ型半導体基板１を
夫々エミッタ、ベース、コレクタとする寄生ｎｐｎトラ
ンジスタＱｎ′のエミッタ電位が負になる。この負の電
圧とｐ−ウェル領域２の電位ＶＳＳの間の電位差が前記
寄生ｎｐｎトランジスタＱｎ′のベース・エミッタ間電
位より高くなると、ｎチャンネルＭＯＳトランジスタの
ｎ＋型ドレイン領域９とｐ−ウェル領域２とｎ型半導体
基板１との間にパイポーラアクションが起こり、前記寄
生ｎｐｎトランジスタＱｎ′のコレクタ電流Ｉｃ′が流
れる。このコレクタ電流Ｉｃ′はＶＤＤ側にあるｎ型半
導体基板１の抵抗Ｒｂｎを流れることになるため、前述
した寄生ｐｎｐトランジスタＱｎのベース電位を下げる
ことになって該トランジスタＱｐをバイポーラアクショ
ンさせ、その結果同トランジスタＱｐのコレクタ電流Ｉ
ｃｐが流れるようになる。そして、このコレクタ電流Ｉ
ｃｐはｐ−ウェル領域２中のウェル基板電源用ｐ＋型領
域１２に接続したＶＳＳへ流れ込む。この時、ｐ−ウェ
ル領域２の電気抵抗Ｒｂｐにより前述した寄生ｎｐｎト
ランジスタＱｎのベースを上げることになり、それが該
トランジスタＱｎをパイポーラアクションさせることに
なる。このトランジスタＱｎのパイポーラアクションに
より、そのコレクタ電流■ｃｎけ更に前記寄生ｐｎｐト
ランジスタＱｐのベース電圧を下げ、該トランジスタＱ
ｐのコレクタ電流Ｉｃｐを流れ易くし、これによって寄
生ｎｐｎトランジスタＱｎのベース電圧を更に上げ、該
トランジスタのコレクタ電流Ｉｃｎを更に大きくすると
いう正帰還によりＶＤＤからＶＳＳへ大きな電流が流れ
ることになる。このようなラッチアップ電流により、Ｃ
ＭＯＳは動作しなくなるばかりか、かかるＣＭＯＳを有
する集積回路は大電流により熱的に破壊されてしまう。

上述したラッチアップ現象を防ぐために、第３図に示す
如くｐ−ウェル領域２とｎ型半導体基板１の対向してい
る領域に夫々ＶＳＳとＶＤＤの電位と接続するｐ＋型ガ
ードリング領域１３、ｎ＋型ガードリング領域１４を設
けたＣＭＯＳ回路が開発されている。このような構成に
すれば、ラッチアップを起こす寄生ｎｐｎトランジスタ
Ｑｎと寄生ｐｎｐトランジスタＱｐは夫々のペースがガ
ードリング領域１３、１４に等価的に接続されることに
なる。この等価接続において、例えば寄生ｐｎｐトラン
ジスタＱｐのコレクタ電流Ｉｃｐが流れるとすると、そ
の電流はｐ−ウェル領域２のｐ＋型ガードリング領域１
３に吸収されて寄生ｎｐｎトランジスタＱｎはパイポー
ラアクションがなされず、そのコレクタ電流Ｉｃｎは流
れないため、前記トランジスタＱｐもパイポーラアクシ
ョンがなされず■ｃｐも流れない。つまり、寄生ｐｎｐ
トランジスタＱｐのコレクタ電流Ｉｃｐはもともと流れ
ないことになる。したがって、ガードリング領域１３、
１４を設けることにより、ラッチアップ現象を起こりに
くくすることができる。しかしながら、各チャンネルの
ＭＯＳトランジスタ以外にガードリング領域を設けるた
め、ＣＭＯＳの回路構成に必要な面積が増大し、高集積
化の妨げとなる。

〔発明の目的〕

本発明は各チャンネルのＭＯＳトランジスタ間の面積増
大を招くことなくラッチアップ現象を防止して高性能化
と高密度化を達成した相補型ＭＯＳ半導体装置を提供し
ようとするものである。

〔発明の概要〕

本発明は半導体基体と核基体に島状に形成されたウェル
領域との境界の少なくとも一部に該基体及びウェル領域
より電気伝導率の小さい半導体層（高抵抗層）を設ける
ことによって、ラッチアップトリガー電流となる半導体
基体からウェル領域に流れる電流を流れにくくし、もっ
て従来の如くガードリング領域を設けることによる面積
増加を招くことなくラッチアップ現象を防止することを
骨子とするものである。

〔発明の実施例〕

次に、本発明の実施例を製造方法を併記して説明する。

実施例１ （１）まず、ｎ型シリコン基板２１上に例えば１０１３
／ｃｍ３の不純物濃度を有するｐ−型シリコン層２２及
びｎ−型シリコン層２３を順次エピタキシャル成長させ
た（第４図（ａ）図示）。つづいて、ｎ−型シリコン層
２３上のｐ−ウェル領域予定部より少し小さい部分を除
く領域に写真蝕刻法によってレジストパターン２４を形
成した後、該レジストパターン２４をマスクとしてｐ型
不純物、例えばボロンを加速電圧１００ｋｅＶ、ドーズ
量５×１０１２／ｃｍ２の条件でイオン注入してｎ−型
シリコン層２３にボロンイオン注入層２６を選択的に形
成した（第４図（ｂ）図示）。ひきつづき、レジストパ
ターン２４を除去し、更にｎ−型シリコン層２３上のボ
ロンイオン注入層２５を含む領域に写真蝕刻法によりレ
ジストパターン２６を形成した後、該レジストパターン
２６をマスクとしてｎ型不純物、例えばリンを加速電圧
３２０ｋｅＶ、ドーズ量１ｘ１０１２／ｃｍ＾２の条件
でイオン注入し、ｎ−型シリコン層２３とｐ−型シリコ
ン層２２に亘ってリンイオン注入層２７を選択的に形成
した（第４図（ｃ）図示）。

（ｉｉ）次いで、レジストパターン２６を除去した後、
熱処理を施した。この時、前記ボロンイオン注入層２５
及びリンイオン注入層２７が拡散されｎ型シリコン基板
２１上にｎ型シリコン層２８が、形成されると共に、該
シリコン層２８に島状のｐ−ウェル領域２９及び該ｐ−
ウェル領域２９と基板２１間にｐ−型不純物層（高抵抗
層）３０が夫々形成された（第４図（ｄ）図示）。

（ｉｉｉ）次いで、選択酸化法によりシリコン層２８と
ウェル領域２９間等を分離するフィールド酸化膜３１お
よびフィールド酸化膜下のチャンネルストッパ領域（図
示せず）を形成した後、フィールド酸化膜３１で分離さ
れたｎ型シリコン層２８、ｐ−ウェル領域２９の島領域
にゲート酸化膜３２を形成した。つづいて、全面に多結
晶シリコン層を堆積し、これをパターニングしてゲート
酸化膜３２上にゲート電極３３１、３３２、３４を形成
した後、ｎ型シリコン層２８及びｐ−ウェル領域２９に
ボロンを選択的にイオン注入、活性化してｎ型シリコン
層２８にｐ＋型のドレイン、ソース領域３６１、３６１
、３５２、３６２を、ｐ−ウェル領域２９にはｐ−ウェ
ル基板電源用のｐ＋型領域３７を形成した。

こうした工程によりｎ型シリコン層２８に２つのｐチャ
ンネルＭＯＳトランジスタが形成された。

ひきつづき、ｐ−ウェル領域２９及びｎ型シリコン層２
８に砒素を選択的にイオン注入し、活性化してｐ−ウェ
ル領域２９にｎ＋型のソース、ドレイン領域３８、３９
を、ｎ型シリコン層２８に基板電源（ＶＤＤ）用のｎ＋
型領域４０を、夫夫形成した。こうした工程によりｐ−
ウェル領域２９にｎチャンネルＭＯＳトランジスタが形
成された。更に、全面にＣＶＤ−ＳｉＯ２膜４１を堆積
し、コンタクトホール４２・・・を開孔した後、全面に
Ａｌ膜を蒸着し、これをパターニングして前記ｐ＋型ド
レイン領域３５１とｎ＋型ドレイン領域３９とを２つの
コンタクトホール４２、４２を介して結線するＡｌ配線
４３、前記ｐ＋型ソース領域３６１とｐ＋型ドレイン領
域３５２とを２つのコンタクトホール４２、４２を介し
て結線するＡｌ配線４４、前記ｐ＋型ソース領域３６２
とｎ＋型領域４０とを２つのコンタクトホール４２、４
２を介して結線するＡｌ配線４５、及びｎ＋型ソース領
域３８とｐ＋型領領域３７を２つのコンタクトホール４
２、４２を介して結線するＡｌ配線４６、を夫々形成し
た。最後に全面にリン珪化ガラス等の保護膜４７を堆積
してＣＭＯＳを製造した（第４図（ｅ）図示）。

しかして、本発明のＣＭＯＳは第４図（ｅ）に示す如く
ｐ−ウェル領域２９と、ｎ型シリコン基板２１及びｎ型
シリコン層２８からなる半導体基体との界面である該ｐ
−ウェル領域２９底部に高抵抗層３０を設けた構造にな
っているため、ラッチアップ現象を防止できる。即ち、
ｐ−ウェル領域のｎ型ドレイス領域が外乱にかって負の
電位となると、前述した第１図に示すＣＭＯＳ構造では
トリガー電流Ｉｃ′が半導体基体より流れ、これが第２
図の等価回路に示したＰウェル領域をコレクタとし、ｎ
型基板をベースとし、ｐ＋型ソース領域をエミッタとす
る寄生ｐｎｐトランジスタのベース電流となりラッチア
ップ動作が始まる。これに対し、本発明のＣＭＯＳはｐ
−ウェル領域２９の底部に高抵抗層３０を設けているの
で半導体基体からｐ−ウェル領域２９へ流れるトリガー
電流■ｃ′は該高抵抗層３０によりその大きさが小さく
なり、その結果寄生ｐｎｐトランジスタへ流れる電流も
小さくなってラッチアップが生じにくくなる。事実、５
Ｖの電源電圧で動作させた場合において、高抵抗層３０
の膜厚（ｔ）をパラメータし、該高抵抗層３０の不純物
濃度に対する外部からラッチアップを起こさせるに必要
なトリガー電流の大きさを求めたところ、第５図に示す
特性図を得た。ただし図中のトリがー電流は適当な値で
規格化してある。この第５図より、高抵抗層３０の不純
物濃度を低下させればさせる程、又膜厚を厚くすればす
る程、ラッチアップに必要なトリガー電流は大きくなり
、それだけラッチアップが生じにくくなることがわかる
。

また、本発明のＣＭＯＳは第３図図示の従来のＣＭＯＳ
の如くｐチャンネル、ｎチャンネルのＭＯＳトランジス
タ間にガードリング領域を設けずに、半導体基体の深さ
方向に設けた高抵抗層３０によりラッチアップ現象を防
止するため、高密度化を達成できる。

実施例２ （ｉ）まず、ｎ型シリコン基板２１上に例えば１０１３
／ｃｍ３の不純物濃度を有するｐ−型シリコン層２２′
をエピタキシャル成長させた（第６図（ｎ）図示）。つ
づいて、ｐ−型シリコン層り２２′上のｐ−ウェル領域
予定部より少し小さい部分を除く領域に写真蝕刻法によ
シレジストパターン２４を形成した後、該レジストパタ
ーン２４をマスクとしてボロンを加速電圧５０ｋｅＶ、
ドーズ量４×１０１２／ｃｍ２の条件でイオン注入して
ｐ−型シリコン層２２′にボロンイオン注入層２５を選
択的に形成した（第６図（ｂ）図示）。ひきつづき、レ
ジストパターン２４を除去し、再度ｐ−型シリコン層２
２′上のボロンイオン注入層２５を含む領域に写真蝕刻
法によりレジストパターン２６を形成した後、該レジス
トパターン２６をマスクとしてリンを加速電圧２００ｋ
ｅＶ、ドーズ量１×１０１２／ｃｍ２の条件でイオン注
入し、ｐ−型シリコン層２２′にリンイオン注入層２７
を選択的に形成した（第６図（ｃ）図示）。

（ｉｉ）次いで、レジストパターン２６を除去した後、
熱処理を施した。この時、前記ボロンイオン注入層２５
及びリンイオン注入層２７が夫々拡散され、ｎ型シリコ
ン基板２１上にｎ型シリコン層２８′が形成されると共
に、該シリコン層２８′に島状のｐ−ウェル領域２９′
及び該ｐ−ウェル領域２９′と基板２１間にｐ−型不純
物層（高抵抗層）３０′が夫々形成された（第６図（ｄ
）図示）。その後、実施例１の（ｉｉｉ）工程と同様な
方法によりＣＭＯＳを製造した（第６図（ｅ）図示）。

しかして、第６図（ｅ）図示のＣＭＯＳはｐ−ウェル領
域２９′と、ｎ型シリコン基板２１及びｎ型シリコン層
２８′からなる半導体基体との界面である該ウェル領域
２９′底部に高抵抗層３０′を設けた構造になっている
ため、第４図（ｅ）図示のＣＭＯＳと同様ラッチアップ
現象を防止できる。

実施例３ （ｉ）まず、ｎ型シリコン基板２１上のｐ−ウェル領域
予定部より少し小さい部分を除く領域に写真蝕刻法によ
りレジストパターン４８を形成した後、該レジストパタ
ーン４８をマスクとしてリンを加速電圧１ＭｅＶ、ドー
ズ量３×１０１１／ｃｍ２の条件でイオン注入してｎ型
シリコン基板２１の内部にリンイオン注入層４９を形成
した（第７図（ａ）図示）。つづいて、同レジストパタ
ーン４８をマスクとしボロンを加速電圧１６０ｋｅＶ、
ドーズ量５×１０１２／ｃｍ２の条件でイオン注入して
基板２１表面にボロンイオン注入層５０を形成した（第
７図（ｂ）図示）。

（ｉｉ）次いで、レジストパターン４８を除去した後、
熱処理を施した。この時、前記各イオン注入層４９、５
０が拡散してｎ型シリコン基板２１に島状のｐ−ウェル
領域２９″が形成されると共に、リンイオン注入層４９
とボロンイオン注入層５０間でリンとボロンとがほぼ等
量近く混わり電気的な抵抗が高くなった高抵抗層３０″
がウェル領域２９″底部に形成された（第７図（ｃ）図
示）。その後、実施例１の（ｉｉｉ）工程と同様な方法
によりＣＭＯＳを製造した（第７図（ｄ）図示）。

しかして、第７図（ｄ）図示のＣＭＯＳはｐ−ウェル領
域２ｇ″とｎ型シリコン基板２１（半導体基体）との界
面である該ウェル領域２９″底部に高抵抗層３０″を設
けた構造になっているため、第４図（ｅ）図示のＣＭＯ
Ｓと同様、ラッチアップ現象を防止できる。

なお、本発明に係るＣＭＯＳは前記各実施例に示す構造
に限らず、例えば第８図に示す如くｎ型シリコン基板２
１に深さの浅いｐ−ウェル領域２９″′を設け、ｎチャ
ンネルＭＯＳトランジスタのｎ＋型ソース、ドレイン領
域３８、３９及びｐ＋型領域３７を該ウェル領域２９″
′底部の高抵抗層３０″′と接触させた構造にしてもよ
い。このような構成によれば、ウェル領域２９″′内の
ウェル領域が浅くなっただけ寄生トランジスタのコレク
タ電流が少なくなり、ラッチアップ現象をより効果的に
防止できる。

また、本発明に係るＣＭＯＳは上記各実施例に示す構造
に限定されず、例えばｎ型シリコン基板表面に島状のｐ
−ウェル領域を設け、かつ該ｐ−ウェル領域底面に砒素
をカウンタ・ドープすることにより低濃度不純物層（高
抵抗層）を設けた構造にしてもよい。かかる構造のＣＭ
ＯＳにおいて、ｐ−ウェル領域の不純物濃度を１０１６
／ｃｍ３とし、５Ｖの電源電圧で動作させた場合の低濃
度不純物層の砒素濃度変化（ｐ−ウェル領域の不純物濃
度との差の変化）によるラッチアップを生ずるに必要な
トリガー電流を求めると、第９図に示す特性図となる。

この第９図より、砒素をｐ−ウェル領域の不純物濃度と
同程度（１０１６／ｃｍ３）カウンタードープすると、
ｐ型不純物（ボロン）と砒素とが中和されてインステリ
ックな低濃度不純物層（高抵抗層）が形成されトリガー
電流が増大する。つまり、ｐ−ウェル領域の不純物濃度
とカウンタ−ドープされる砒素濃度との差が小さくなれ
ばなる程、ラッチアップが生ずるに必要なトリガー電流
値は増大し、ラッチアップが生じにくくなる。

〔発明の効果〕

以上詳述した如く、本発明によれば各チャンネルのＭＯ
Ｓトランジスタ間の面積増大を招くことなくラッチアッ
プ現象を防止して高性能化、高密度化を達成した相補Ｍ
ＯＳ半導体装置を提供できる。

【図面の簡単な説明】

第１図は従来のＣＭ０Ｓを示す概略断面図、第２図は第
１図のＣＭＯＳに生じる寄生トランジスタの等価回路図
、第３図は従来の改良されたＣＭＯＳを示す概略断面図
、第４図（ａ）〜（ｅ）は本発明の実施例１のＣＭＯＳ
を得るための製造工程を示す断面図、第５図は実施例１
のＣＭＯＳにおける高抵抗層の膜厚パラメータにして該
高抵抗層の不純物濃度の変化に対するラッチアップを生
ずるに必要なトリガー電流の増減を示す特性図、第６図
（ａ）〜（ｅ）は本発明の実施例２のＣＭＯＳを得るた
めの製造工程を示す断面図、第７図（ａ）〜（ｄ）は本
発明の実施例３のＣＭＯＳを得るための製造工程を示す
断面図、第８図は本発明の更に他の実施例を示すＣＭＯ
Ｓの断面図、第９図はｐ−ウェル領域底部に低濃度不純
物層を形成するためにカウンタードープした砒素濃度の
変化とラッチアップが生ずるに必要なトリガー電流との
関係を示す特性図である。 ２１・・・ｎ型シリコン基板、２２、２２′・・・ｐ−
型シリコン層、２３・・・ｎ−型シリコン層、２８、２
８′−ｎ型シリコン層、２９、２９′、２９″２９″′
・・・ｐ−ウェル領域、３０、３０′、３０″、３０″
′・・・低濃度不純物層（高抵抗層）、３２・・・ゲ−
ト酸化膜、３３１、３３２、３４・・・ゲート電極、３
５１、３５２・・・ｐ＋型ドレイン領域、３６１、３６
２・・・ｐ＋型ソース領域、３７・・・ｐ＋型領域、３
８・・・ｎ＋型ソース領域、３９・・・ｎ＋型ドレイン
領域、４０・・・ｎ＋型領域、４１・・・ＣＶＤ−Ｓｉ
Ｏ２膜、４３〜４６・・・Ａｌ配線、４７・・・保膿膜
。

Claims (2)

【特許請求の範囲】
1. （１）表面に島状の第１導電型のウェル領域を有する第
   ２導電型の半導体基体と、前記ウェル領域表面に設けら
   れた第２導電型チャンネルのＭＯＳトランジスタと、前
   記ウェル領域以外の半導体基体表面に設けられた第１導
   電型チャンネルのＭＯＳトランジスタとを備えた相補型
   ＭＯＳ半導体装置において、前記ウェル領域と半導体基
   体との境界の少なくとも一部に該ウェル領域及び半導体
   基体より電気伝導率の小さい半導体層を設けたことを特
   徴とする相補型ＭＯＳ半導体装置。
2. （２）前記半導体層の不純物濃度が１０１４／ｃｍ３以
   下であることを特徴とする特許請求の範囲第１項記載の
   相補型ＭＯＳ半導体装置。