JPS63294108A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPS63294108A JPS63294108A JP62130741A JP13074187A JPS63294108A JP S63294108 A JPS63294108 A JP S63294108A JP 62130741 A JP62130741 A JP 62130741A JP 13074187 A JP13074187 A JP 13074187A JP S63294108 A JPS63294108 A JP S63294108A
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- 230000003321 amplification Effects 0.000 claims abstract description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 15
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101150015217 FET4 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡＢ級増幅機能を有する演算増幅器に係り、特
に少ない消費電流によって、大差動入力に対して大きな
負荷駆動能力を出せるようにした演算増幅器に関する。
に少ない消費電流によって、大差動入力に対して大きな
負荷駆動能力を出せるようにした演算増幅器に関する。
従来の演算増幅器として、第３図に示すものがある。こ
の演算増幅器は入力端子１にＰチャンネル絶縁ゲート型
ＦＥＴ２とＮチャンネル絶縁ゲート型ＦＥＴ３の各ゲー
トが接続され、これらＦＥＴのソースに対しＮチャンネ
ル絶縁ゲート型ＦＥＴ４及びＰチャンネル絶縁ゲー１−
型ＦＥＴ５のソースがたすきがＬＪにされている。Ｎチ
ャンネル絶縁ゲート型ＦＥＴ４のドレインと電源ＶＤＤ
との間にはカレントミラー増幅器６が接続され、Ｐチャ
ンネル絶縁ゲーＩ・型ＦＥＴ５と電源ＶＳＳとの間には
カレントミラー増幅器７が接続されている。
の演算増幅器は入力端子１にＰチャンネル絶縁ゲート型
ＦＥＴ２とＮチャンネル絶縁ゲート型ＦＥＴ３の各ゲー
トが接続され、これらＦＥＴのソースに対しＮチャンネ
ル絶縁ゲート型ＦＥＴ４及びＰチャンネル絶縁ゲー１−
型ＦＥＴ５のソースがたすきがＬＪにされている。Ｎチ
ャンネル絶縁ゲート型ＦＥＴ４のドレインと電源ＶＤＤ
との間にはカレントミラー増幅器６が接続され、Ｐチャ
ンネル絶縁ゲーＩ・型ＦＥＴ５と電源ＶＳＳとの間には
カレントミラー増幅器７が接続されている。
ＦＥＴ４及び５の各ゲートにはバイアス電圧Ｖ１，１及
びＶＢ２が与えられている。
びＶＢ２が与えられている。
カレントミラー増幅器６は、Ｐチャンネル絶縁ゲート型
ＦＥＴ８．９及び１０より成り、カレントミラー増幅器
７はＮチャンネル絶縁ゲート型ＦＥＴＩＩ、１２及び１
３より成る。ＦＥＴｌ０と１２のドレインが共通さて出
力電圧ＶＤを出力する出力端子１５となり、この端子１
５とアース間にコンデンサ１４（ＣＬ）が接続されてい
る。
ＦＥＴ８．９及び１０より成り、カレントミラー増幅器
７はＮチャンネル絶縁ゲート型ＦＥＴＩＩ、１２及び１
３より成る。ＦＥＴｌ０と１２のドレインが共通さて出
力電圧ＶＤを出力する出力端子１５となり、この端子１
５とアース間にコンデンサ１４（ＣＬ）が接続されてい
る。
以上の構成において、アイドリング電流は入力ＶＩＮが
接地された状態で、バイアスＶＢＩとＦＥＴ４．３によ
ってこれらＦＥＴの電流が決まり、バイアスＶＢ□、Ｆ
ＥＴ２．５によってこれらＦＥＴの電流が決まる。これ
らの電流はそれぞれカレントミラー増幅器６、及びカレ
ントミラー増幅器７によって増幅される。入力信号が入
ると、その入力信号の大きさに依存して出力には、吐き
出し又は吸い込みの大きな電流を流すことができる。例
えば正の入力信号が入力されたときＦＥＴ２及び５には Ｖｃｓｚ ＋ ｌ Ｖｃｓｓ ｌ ＝Ｖ＋Ｎ＋ｌ
ＶＢ２１−−−−−−−（１，１ （ただし、■６，２及びＶＧＳＳはＦＥＴ２のゲート・
ソース間電圧）により、アイドリング電流よりも大きな
電流が流れる。また、ＦＥＴ４及び３には ＶＣＳ４ ＋ｌ ＶＣＳ３ ｌ ＝ ＶＩＮ＋ ｌ
ＶＢＩ １（ただし、Ｖ６，４及びＶＣＳ：＋は、Ｆ
ＥＴ４及び３のゲート・ソース間電圧）によりアイドリ
ング電流よりも小さな電流が流れる。
接地された状態で、バイアスＶＢＩとＦＥＴ４．３によ
ってこれらＦＥＴの電流が決まり、バイアスＶＢ□、Ｆ
ＥＴ２．５によってこれらＦＥＴの電流が決まる。これ
らの電流はそれぞれカレントミラー増幅器６、及びカレ
ントミラー増幅器７によって増幅される。入力信号が入
ると、その入力信号の大きさに依存して出力には、吐き
出し又は吸い込みの大きな電流を流すことができる。例
えば正の入力信号が入力されたときＦＥＴ２及び５には Ｖｃｓｚ ＋ ｌ Ｖｃｓｓ ｌ ＝Ｖ＋Ｎ＋ｌ
ＶＢ２１−−−−−−−（１，１ （ただし、■６，２及びＶＧＳＳはＦＥＴ２のゲート・
ソース間電圧）により、アイドリング電流よりも大きな
電流が流れる。また、ＦＥＴ４及び３には ＶＣＳ４ ＋ｌ ＶＣＳ３ ｌ ＝ ＶＩＮ＋ ｌ
ＶＢＩ １（ただし、Ｖ６，４及びＶＣＳ：＋は、Ｆ
ＥＴ４及び３のゲート・ソース間電圧）によりアイドリ
ング電流よりも小さな電流が流れる。
ＦＥＴ４より５に流れる電流はカレントミラー回路６及
び７によって増幅され、アイドリング電流以上の電流が
出力端子１５より吸い込まれる。また、例えば、負の入
力信号■１Ｎが入力されたときは同様にアイドリング電
流以上の電流を出力より吐き出しうる。このようにして
第３図に示す回路は、いわゆるＡＢ級増幅器を構成する
。
び７によって増幅され、アイドリング電流以上の電流が
出力端子１５より吸い込まれる。また、例えば、負の入
力信号■１Ｎが入力されたときは同様にアイドリング電
流以上の電流を出力より吐き出しうる。このようにして
第３図に示す回路は、いわゆるＡＢ級増幅器を構成する
。
しかし、従来の演算増幅器によると、接地入力に対する
入力信号電圧の反転増幅器としてのみ動作し、演算増幅
器において広く用いられる差動入力の構成を取り得ない
という不具合がある。
入力信号電圧の反転増幅器としてのみ動作し、演算増幅
器において広く用いられる差動入力の構成を取り得ない
という不具合がある。
本発明は上記に鑑みてなされたものであり、ＡＢ級増幅
機能の他に差動入力機能を持つことができるようにする
ため、入力段にバイアス回路を設けると共に、その出力
側の各々に電流源を設けて差動増幅回路のアイドリング
電流を規制するようにした演算増幅器を提供する。
機能の他に差動入力機能を持つことができるようにする
ため、入力段にバイアス回路を設けると共に、その出力
側の各々に電流源を設けて差動増幅回路のアイドリング
電流を規制するようにした演算増幅器を提供する。
即ち、本発明の演算増幅器は以下の手段を備えている。
（１）バイアス回路
ソース（またはエミッタ）に異極性増幅素子のソース（
またはエミッタ）を接続し、この増幅素子のゲート（ま
たはベース）とドレイン（またはエミッタ）を共通接続
し、これを電流源出力端としている。これら増幅素子は
絶縁ゲート型ＦＥＴまたはバイポーラトランジスタを用
いることができる。
またはエミッタ）を接続し、この増幅素子のゲート（ま
たはベース）とドレイン（またはエミッタ）を共通接続
し、これを電流源出力端としている。これら増幅素子は
絶縁ゲート型ＦＥＴまたはバイポーラトランジスタを用
いることができる。
（２）第１及び第２の電流源
バイアス回路のゲートとドレインを共通接続された増幅
素子の各々とアース間に接続され、Ｉい ■２の一定電
流を流す。
素子の各々とアース間に接続され、Ｉい ■２の一定電
流を流す。
（３）第１、第２の電流増幅回路
バイアス回路の出力端の各々に入力側の増幅素子の入力
端がたすきがけに接続さて所定のアイドリング電流が与
えられると共に、異なる入力電圧の差に応じた出力電流
を出力する。
端がたすきがけに接続さて所定のアイドリング電流が与
えられると共に、異なる入力電圧の差に応じた出力電流
を出力する。
（４）カレントミラー増幅器
第１、第２の電流増幅回路に接続されて、その出力電流
のｎ倍の電流を出力側に流すように構成されている。
のｎ倍の電流を出力側に流すように構成されている。
以上の構成により、バイアス回路及び定電流源によって
第１、第２の電流増幅回路に所定のアイドリング電流が
！テえられる。差動入力に応じて第１、第２の電流増幅
回路は所定の倍率の出力電流を発生し、さらに各々の電
流増幅回路に接続されたカレントミラー増幅器によって
電流増幅され、この増幅に応じた出力電圧を出力端子に
発生する。
第１、第２の電流増幅回路に所定のアイドリング電流が
！テえられる。差動入力に応じて第１、第２の電流増幅
回路は所定の倍率の出力電流を発生し、さらに各々の電
流増幅回路に接続されたカレントミラー増幅器によって
電流増幅され、この増幅に応じた出力電圧を出力端子に
発生する。
〔実施例〕
以下、本発明の実施例を詳細に説明する。
第１図は演算増幅器を示す回路図であり、入力端子１に
はＮチャンネル絶縁ゲート型ＦＥＴ２０及び２１の各ゲ
ー１−が接続され、各ＦＥＴのドレインは電Ｂ Ｖ Ｄ
１１に接続されている。
はＮチャンネル絶縁ゲート型ＦＥＴ２０及び２１の各ゲ
ー１−が接続され、各ＦＥＴのドレインは電Ｂ Ｖ Ｄ
１１に接続されている。
ＦＥＴ２０及び２１のソースの各々には、Ｐチャンネル
絶縁ゲート型ＦＥＴ２２及び２３のソースが接続され、
Ｆ、ＥＴ２２のドレインは第３図に示ずＦＥＴＩＩのド
レインに接続されている。
絶縁ゲート型ＦＥＴ２２及び２３のソースが接続され、
Ｆ、ＥＴ２２のドレインは第３図に示ずＦＥＴＩＩのド
レインに接続されている。
一方、ＦＥＴ２３のゲートはそのドレインに接続される
と共に電流源２４（Ｉ、）に接続される。更に、電流源
２５（Ｔ２）が設けられ、この電流源２５にはＦＥＴ２
２のゲート及びＦＥＴ２６のゲート及びドレインが接続
れさている。
と共に電流源２４（Ｉ、）に接続される。更に、電流源
２５（Ｔ２）が設けられ、この電流源２５にはＦＥＴ２
２のゲート及びＦＥＴ２６のゲート及びドレインが接続
れさている。
ＦＥＴ２６のドレインと電源ＶＤＤ間にはＮチャンネル
絶縁ゲート型ＦＥＴ２７のソースとドレインが接続され
、ゲートに電圧Ｖ Ｈが印加される。
絶縁ゲート型ＦＥＴ２７のソースとドレインが接続され
、ゲートに電圧Ｖ Ｈが印加される。
ＦＥＴ２７のゲーＩ・にはＮチャンネル絶縁ゲート型Ｆ
ＥＴ２８のゲートが接続され、そのドレインばカレント
ミラー増幅器６に接続される。更に、ＦＥＴ２８のソー
スにはＰチャンネル絶縁ゲート型ＦＥＴ２９のドレイン
が接続されそのドレインが接地されるとともにゲートば
ＦＥＴ２３のゲートに接続されている。
ＥＴ２８のゲートが接続され、そのドレインばカレント
ミラー増幅器６に接続される。更に、ＦＥＴ２８のソー
スにはＰチャンネル絶縁ゲート型ＦＥＴ２９のドレイン
が接続されそのドレインが接地されるとともにゲートば
ＦＥＴ２３のゲートに接続されている。
以上の構成において、零差動入力電圧の状態におけるア
イドリング電流は次の様に決められる。まず、ＦＥＴ２
０及び２２の技の電流であるが、電流源２５の電流■２
がＦＥＴ２７及び２６を流れることによりＦＥＴ２６及
び２７のゲート・ソース電圧が発生ずる。ＦＥＴ２０と
２７、ＦＥＴ２２と２６のトランジスタの縦対横Ｗ／Ｌ
の比が同一で、その値がｍであるとすると、下式に示す
ようにＦＥＴ２０と２２を流れる電流■１は、 Ｉ ＋ ＝ ｍ Ｉ ｚ −−−−−−（３
）となる。同様に、ＦＥＴ２８と２１、Ｉ”ＥＴ２９と
２３のＷ／１．の比が同じくｍであるとすると、ＦＥＴ
２８と２９に流れる電流ＩＮは Ｉ Ｎ ”−ｍ Ｉ ＋ −−−一−−−（
４）である。今、Ｉ＋＝Ｉｚとし、カレントミラー回路
の入出力の電流比をｎとする出力段のアンドリング電流
１１−６は、 ■霞−ｎ ｍ Ｉ 、 −・−−−−（５）で表
される。
イドリング電流は次の様に決められる。まず、ＦＥＴ２
０及び２２の技の電流であるが、電流源２５の電流■２
がＦＥＴ２７及び２６を流れることによりＦＥＴ２６及
び２７のゲート・ソース電圧が発生ずる。ＦＥＴ２０と
２７、ＦＥＴ２２と２６のトランジスタの縦対横Ｗ／Ｌ
の比が同一で、その値がｍであるとすると、下式に示す
ようにＦＥＴ２０と２２を流れる電流■１は、 Ｉ ＋ ＝ ｍ Ｉ ｚ −−−−−−（３
）となる。同様に、ＦＥＴ２８と２１、Ｉ”ＥＴ２９と
２３のＷ／１．の比が同じくｍであるとすると、ＦＥＴ
２８と２９に流れる電流ＩＮは Ｉ Ｎ ”−ｍ Ｉ ＋ −−−一−−−（
４）である。今、Ｉ＋＝Ｉｚとし、カレントミラー回路
の入出力の電流比をｎとする出力段のアンドリング電流
１１−６は、 ■霞−ｎ ｍ Ｉ 、 −・−−−−（５）で表
される。
次に、差動入力電圧ＶＩＤに対する電流を説明する。
Ｖ Ｉ Ｄ ＝ Ｖ Ｎ Ｖ Ｉ−−−−−−−−−
（６）とすると、ＦＥＴ２８と２９に流れる電流Ｉ′９
は、ＦＥＴ２１．２３の貯１を（匈＋／ｂ）、（Ｈｚ／
１ｚ） とすると、 でＦＥＴ２０と２２に流れる電流１１は（■１−■２に
対し）、 である。ここで、μ。、μ、は移動度、ＣＯＸはゲート
酸化膜の容量である。カレントミラー出力にはそのｎ倍
が流れるＦＥ′ｒ２０と２２又はＦＥＴ２Ｂと２９がカ
ッ１ヘオフしない領域においては、出力電源Ｉ。は差し
引かれ、 Ｉｏ ＝ｎｍ （１，′−Ｉ＋’） が出力端子から流れる。ＦＥＴ２０と２２又はＦＥＴ２
Ｂと２９の一方がカットオフする領域では出力電流Ｉ。
（６）とすると、ＦＥＴ２８と２９に流れる電流Ｉ′９
は、ＦＥＴ２１．２３の貯１を（匈＋／ｂ）、（Ｈｚ／
１ｚ） とすると、 でＦＥＴ２０と２２に流れる電流１１は（■１−■２に
対し）、 である。ここで、μ。、μ、は移動度、ＣＯＸはゲート
酸化膜の容量である。カレントミラー出力にはそのｎ倍
が流れるＦＥ′ｒ２０と２２又はＦＥＴ２Ｂと２９がカ
ッ１ヘオフしない領域においては、出力電源Ｉ。は差し
引かれ、 Ｉｏ ＝ｎｍ （１，′−Ｉ＋’） が出力端子から流れる。ＦＥＴ２０と２２又はＦＥＴ２
Ｂと２９の一方がカットオフする領域では出力電流Ｉ。
の値の最大値はアイドリング電流によって制限を受ける
事態＜１ｖＩＤＩを大−−−−−−−−ａυ となってＩ。−ｎ ｍ Ｔ ＋ となり、出力電流はア
イドリング電流と等しい値をとり得る。更に、ＩＶＩＤ
Ｉを大きくすると１Ｉｏｌ＞ｎｍＩ、 となり、アイド
リング電流以上の電流を流すことができ、いわゆるＡＢ
級動作をする。
事態＜１ｖＩＤＩを大−−−−−−−−ａυ となってＩ。−ｎ ｍ Ｔ ＋ となり、出力電流はア
イドリング電流と等しい値をとり得る。更に、ＩＶＩＤ
Ｉを大きくすると１Ｉｏｌ＞ｎｍＩ、 となり、アイド
リング電流以上の電流を流すことができ、いわゆるＡＢ
級動作をする。
従って、大差動入力が入り、出力が大きく振れる必要が
あるときに大きな出力電流が得られるため、位相補正、
無負荷容量であるＣ１をＡ級の増幅器よりも早く充電す
ることができる。従って、全体としてのセントリング時
間が短くできる。又、この構成により演算増幅器におい
て広く用いられる差動入力の構成を取ることができる。
あるときに大きな出力電流が得られるため、位相補正、
無負荷容量であるＣ１をＡ級の増幅器よりも早く充電す
ることができる。従って、全体としてのセントリング時
間が短くできる。又、この構成により演算増幅器におい
て広く用いられる差動入力の構成を取ることができる。
第２図は本発明の他の実施例を示し、Ｐチャンネル絶縁
ゲート型ＦＥＴ及びＮチャンネル絶縁ゲート型ＦＥＴに
代えて、ＰＮＰ ）ランジスタ及びＮ Ｐ Ｎ ｌ−ラ
ンジスタを用いるよ゛うにしたものであり、回路構成は
前記実施例と全く同一であり、従って、動作も同一であ
るので重複する説明は省略する。なお、トランジスタＱ
、１−Ｑ１４は、第１図に示したＦＥＴ１ Ｔ８〜１３及び２０〜２９の各々に対し、次のように対
応している。
ゲート型ＦＥＴ及びＮチャンネル絶縁ゲート型ＦＥＴに
代えて、ＰＮＰ ）ランジスタ及びＮ Ｐ Ｎ ｌ−ラ
ンジスタを用いるよ゛うにしたものであり、回路構成は
前記実施例と全く同一であり、従って、動作も同一であ
るので重複する説明は省略する。なお、トランジスタＱ
、１−Ｑ１４は、第１図に示したＦＥＴ１ Ｔ８〜１３及び２０〜２９の各々に対し、次のように対
応している。
以上説明した通り、本発明によれば、バイアス回路と電
流源を設けて差動入力回路にアイドリング電流を与える
ようにしたため、小さなアイドリング電流によって、大
差動入力電圧に対しても大きな負荷駆動が可能で、かつ
、差動人力を備えた演算増幅器を提供することができる
。
流源を設けて差動入力回路にアイドリング電流を与える
ようにしたため、小さなアイドリング電流によって、大
差動入力電圧に対しても大きな負荷駆動が可能で、かつ
、差動人力を備えた演算増幅器を提供することができる
。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を回路図、第３図は従来の演算増幅器を
示す回路図である。 符号の説明 ６．７−−−−−−−−カレントミラー増幅器２０．２
１．２７．２８ 一−−−−−−−−Ｎチャンネル絶縁ゲート型ＦＥＴ２
２．２３．２６．２９
明の他の実施例を回路図、第３図は従来の演算増幅器を
示す回路図である。 符号の説明 ６．７−−−−−−−−カレントミラー増幅器２０．２
１．２７．２８ 一−−−−−−−−Ｎチャンネル絶縁ゲート型ＦＥＴ２
２．２３．２６．２９
Claims (1)
- 【特許請求の範囲】 異なる入力信号が印加される一対の増幅素 子群を差動型に構成したバイアス回路と、前記増幅素子
群の各々に直列接続される第１、第２の電流源の各々と
前記増幅素子群の各々との接続点に対象形に接続されて
差動入力に応じた電流増幅を行う第１、第２の電流増幅
回路と、該増幅回路の各々の出力端に接続されると共に
入力信号のレベルに応じて出力端子の電流を増幅させる
一対のカレントミラー増幅器とを設けたことを特徴とす
る演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130741A JPS63294108A (ja) | 1987-05-27 | 1987-05-27 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130741A JPS63294108A (ja) | 1987-05-27 | 1987-05-27 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63294108A true JPS63294108A (ja) | 1988-11-30 |
Family
ID=15041518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130741A Pending JPS63294108A (ja) | 1987-05-27 | 1987-05-27 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63294108A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005509929A (ja) * | 2001-11-22 | 2005-04-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 画像表示装置及び高電圧ドライバ回路 |
| CN105007052A (zh) * | 2015-06-12 | 2015-10-28 | 长沙景嘉微电子股份有限公司 | 一种高增益甲乙类运算放大器电路 |
-
1987
- 1987-05-27 JP JP62130741A patent/JPS63294108A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005509929A (ja) * | 2001-11-22 | 2005-04-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 画像表示装置及び高電圧ドライバ回路 |
| CN105007052A (zh) * | 2015-06-12 | 2015-10-28 | 长沙景嘉微电子股份有限公司 | 一种高增益甲乙类运算放大器电路 |
| CN105007052B (zh) * | 2015-06-12 | 2017-12-15 | 长沙景嘉微电子股份有限公司 | 一种高增益甲乙类运算放大器电路 |
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