JPS58218883A

JPS58218883A - パルス幅変調回路

Info

Publication number: JPS58218883A
Application number: JP57102821A
Authority: JP
Inventors: Akinari Nishikawa; 西川　明成; Tadashi Kojima; 正小島; Masahide Nanun; 南雲　雅秀
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-06-15
Filing date: 1982-06-15
Publication date: 1983-12-20
Also published as: JPH0411943B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、パルス幅変調回路に係り、特にデジタルデ
ィスクプレーヤのディスクモータ制御装置に好適するも
のに関する。

〔発明の技術的背景とその問題点〕

近時、オーディオ信号及び画像信号等の情報信号の可及
的な高忠実度高密度記録再生を目的として、該情報信号
をＰＣＭ（パルスコードモジュレーション）化してなる
デジタル符号化信号をダイレクトにディスクに記録し、
青虫時に例えば光学式ピックアップによりディスクから
デジタル符号化ｂｓ号を読出して復調するようにしたデ
ジタルディスクプレーヤが開発されてきている。すなわ
ち、この種の装置は、ディスクの一方面に情報信号をＰ
ＣＭ化してなるデジタル符号化信号がダイレクトに反射
率の異なる凹凸及びその間隔の異なるビット列になって
記録されており、該ディスクを線速度一定で回転させる
とともに、上記ビット列に対して光ビームを照射するよ
うにしている。すると、こ゛の光ビームはビット列に当
たって反射され、フォトディテクタに受光される。この
ため１．フォトディテクタは光の強崎と時間的な長短と
を検出し、それに応じた電気的信号を出力し、ここにデ
ィスクに記録されたデジタル符号化信号が読出されるも
のである。

ところで、上記のようなデジタルディスクプレーヤ（＝
おいて、特（＝肝要なことは、デジタル符号化信号を正
確に読出すために、ディスクを回転駆動させるディスク
モータに対して、ディスクが正確（二線速度一定で回転
し得るように制御を椎すことである。

そして、このようなディスクモータの制御手段としては
、簡単に言えは、ディスクに上記デジタル符号化信号と
ともに記Ｈされた同期信号め周波数及び位相をへ草りロ
ックイへ号を用いて正規の周波数及び位相（−合わせ込
むよう）二して行なわれている。この場合、同期信号の
周波数及び位相の正規の周波数及び位相に対するずれを
、該ずれに対応したパルス幅変調信号として検出し、こ
のパルス幅罰調信号をローパスフィルタ等を介してディ
スクモータに供給し、ディスクの回転制御を行なうよう
にしている。

しかしながら、現状におけるパルス幅変調手段では、ま
だまだ不十分な点が多い上、構成が複雑で誤動作も生じ
易く、実用化に不向きな点が多いものである。

〔発明の目的′〕

この発明は上−記事情に基づいてなされたもので、構成
部品にして確実に動作し、特にデジタルディスクプレー
ヤのディスクモータ制御Ｃ二使用して好適する極めて良
好なパルス幅変墾回路を提供することを目的とする。

〔発明の概要〕

すなわち、この発明は、基準クロック信号なカウントし
て得られるカウント値がホールドされるＮビットのラッ
チ回路と、前記へ準りロヅク信号を１７２分周する分周
回路と、この分周回路の出力をカウントするＮ−１ビツ
トのカウンタ回路と、このカウンタ回路のＮ−１ビツト
のカウント値と前記ラッチ回路の最下位ビットを除くＮ
−１ビツトのホールドされたカウント値との大小を比較
する比較回路と、前記ラッチ回路の最下位ビットの値に
応じて該ラッチ回路のホールド値が偶数か奇数かを判別
し前記カウンタ回路が１１１１次刀ウ７トつ作を行ない
該カウンタ回路のカウント値と前記ラッチ回路の最下位
ビットを除くホールド値との大小関係が反転した状Ｔｊ
シでｎｉｌ記ラクラッチ回路−ルド値が偶数であるとき
１１１記比較回路の出力をそのまま出力し１１記ラッチ
回路のボールド値が奇数であるとき前記比較回路の出力
をｍｉｊ記基準基準信号クロック分遅延させて出力する
制御回路とを具備してなることを特徴とするものである
。

以下、この発明の一実施例を説明す−るに先立ち、この
発明が適用される光学式（ＣＤ形）デジタルオーディオ
ディスク（ＤＡＤ）再生装置の概要について説明する。

すなわち、第１図１＝示すようにディスクモータ１１１
によって回転駆動されるターンテーブル１１２上に装着
されたディスク１１３は、光学式ピックアップ１１４に
よって再生される。この場合、光学式ピックアップ１１
４は、半導体レーザ１１４ａからの出射光をビームスプ
リッタ１１４ｂ、対物レンズ１１４Ｃを介してディスク
１１３の信号面に・照射し、該ディスク１１３に所定の
ＥＦＭ変調及びインターリーブを伴なった形態で記録さ
れている再生す゛べきオーディオ信号のＰＣＭ化された
デジタル符゛号化データに対応したビット（反射率の異
なる凹凸）からの反射光を、対物レンズ１１４Ｃ及びビ
ームスプリッタ１１４ｂを介して４分割フォトディテク
タ１１４ｄｌ＝導き、該４分割フォトディテクタ１１４
ｕで光電変換された４つの再生信号を外部に出力可能に
なされているもので、自からはピックアップ送リモータ
１１５によってディスク１１３の半径方向（二直線駆動
されるものである。

そして、上記４分割ツ゛オドディ、テクタ１１４ｄから
の４つの再生信号は、マトリクス回路１１６に供給され
て、所定のマトリクス演算処理が施されることにより、
フォーカスエラー、信号Ｆ、トラッキングエラー信号Ｔ
及び高周蔽信号ＲＦ（二分離される。このうち、フォー
カスエラー信号Ｆは、フォーカスサーチ回路１１０から
のフォーカスサーチ信号とともに、上記光学式ピックア
ップ１１４のフォーカスサーボ系Ｆ８を駆動するのに供
せられる。また、上記トラッキングエラー信号Ｔは、後
述するシステムコントローラ１１７を介して与えられる
サーチ制御信号とともに、上記光学式ピックアップ１１
４のトラッキングサーボ糸ＴＳを駆動するのに、かっ上
記ピックアップ送りモータ１１５を（リニアトラッキン
グ）制御するのに供せられる。そして、残る高周波信号
ＲＦが、主再生信号成分として再生信号処理系１１　Ｂ
　１Ｚ供給される。才なわち、この再生信号処理系１１
８は、まず再生信号をスライスレベル（アイパターン）
検出器１１９によって制御される波形整形回路１２０に
導いて、不要なアナログ成分と必要とするデータ成分と
を分離し、データ成分のみをＰＬＬ型でなる同期クロッ
ク再生回路１２ノ及び第１の信号処理系１２２のエツジ
検出器１２２２４二供給する。

ここで、上記同期クロック揚生回路１２１からの同期ク
ロックは、データ復調用として第１の信号処理系１２２
における同期信号分離用クロック生成回路１２２ｂに導
かれて、同期信号分離用クロッ゛りを生成するのに供せ
られる。一方、上記エツジ゛検出器１２２ａを通った再
生信号は、同期信号検出器１２２ｃに尋かれて、上記同
期信号分離用クロックにより同期信号が分離されるとと
もに、復調回路１２２６（：堺かれてｇＦＭ復調される
。　　　　　　　　　　　　　　　パこのうち、上記同
期信号１よ、同期信号保護回路１２２ｅを介して誤動作
が生じないように保護された状態で、上記同期信号分離
用クロック・　　とともに、入力データ処理用タイミレ
グ信号生成回路１２２ｆに導かれる。また、復調信号は
データバス入出力制御回路１２２ｇを介して後述する第
２の信号処理系１２３の人出力制御回路１２３ａに供給
されるとともに、千のうちのサブコードであるプントロ
ール信号パ及び表示信号成分が、コントロール表示処理
回路１２２ｈ及びサブコード処理回路１２２Ｉにそれぞ
れ導かれる。そして、サブコード処理回路１２２１で必
要なエラ・−検出及び訂正が施されたサブコードデータ
は、システムコントローラ用インク７エース回路Ｊ　ｚ
　２ｇを介してシステムコントローラ１１７に供給され
る。

ここで、・上記システムコントローラ１１７は。

マイクロコンピュータ、インターフェース回路及びドラ
イバ用集積回路等を有してなり、コントロールスイッチ
１２４からの指令信号によりデジタルオーディオディそ
りＤＡＤ再生装置を所望の状態に制御するととも（＝、
上述のサブコード（例えば再生曲のインデックス情報等
）を表示器１２５に表示せしめるのに供せられている。

また、上記入力データ処理用タイミング信号生成回路１
２２ｆかうのタイミング信号は；データセレクト回路１
２２ｊを介して上記データバス入出力制御回路１２２ｇ
を制御するのに供せられるとともに、周波数検出器１２
２ｋ及び位相検出器１２２ＩならびにＰＷＭ変調器１２
２ｍを介して、前記ディスクモータ１１１を線速度一定
ＣＬＶ方式で駆動するための自動周波数制御（ＡＦＣ）
及び自動位相制御（ＡＰＣ）に供せられている。この場
合、上記周波数検出器１２２’ｋ及び位相検出器１２２
１には、クリスタル発振−器１２２ｎからの発振信号に
基づいて動作するシステムクロック生成回路１２２ｐか
らのシステムクロックが供されている。

そして、上記第２の信号処理回路１２３の入出力制御回
路１２３ａを通った復調データは、゛エラー検出及び訂
正または補正用のンンドローム検出器１２３ｂ、エラー
ポインタ制御回路１２３Ｃ１訂正回路１２３ｄ及びデー
タ出力回路１２３ｅを介して、必要なエラー訂正、ディ
ンターリーブ及びエラー補正等の処理を受けてデジタル
−アナログ（Ｄ／Ａ　）変換器１２６に導出される。こ
の場合、外部メモリ制御回路１２３ｆは、上記データセ
レクト回路１２２ｊと共働して訂正（二必要なデータが
書込まれている外部メモリ１２７を制御すること（二よ
り、上記入出力制御回路１２３ａを介して訂正に必要な
データを取り込む如くなされている。

また、タイミングコントロール回路１２３ｇは、前記シ
ステムクロック生成回路１２２ｐからのシステムクロッ
ク（＝基づいてエラー訂正及び補正ならびにＤ／Ａ変換
に必要なタイミングコントロール信号を供給する如くな
されている。

さら“に、ミューティング（検出）制御回路１２３ｈは
、上記エラーポインタ制御回路１２３Ｃからの出力また
はシステムコントローラ１１７を介して与えられる゛コ
ントロ、−ル信号己基づいてエラー補正時及びデジタル
オーディオディスク（ＤＡＤ）再生装置の動作開始、終
了時等に必要となる所定のミューティング制御をなすの
（二供せられている。

そして、上記　／Ａ変換器１２６でアナログ信号に戻さ
れたオーディオ信号は、ローパスフィルタ１２８及び増
幅器１２９を介して、スピーカ１３０を奏鳴するのに供
せられる。

上記のような概要となされたデジタルオーディオディス
ク（ＤＡＤ）再生装置において、以下、この発明に係る
パルス幅変調回路が適用されるディスクモータ制御装置
（第１因で言えば周波数検出器’１２２ｋ）、位相検出
器１２２１及びＰＷＭ変調器１２２ｍ等シ一対応する部
分）の基本構成について肉面を参照して説明する。

すなわち、第２因（二おいて、１３１は入力端子であり
、前記入力データ処理用タイミング信号　　　　・生成
回路１２２ｆからのタイミング信号が供給されるもので
ある。このタイミング信号は、上記同期信号検出器１２
２Ｃで得られる同期信号を所定の分局比で分間してなる
もので、以下に述べる如く前記ディスクモータ１１１の
回転制御に供せられるものであるから、ここでは被制御
信号と称する。そして、上記入力端子１３１は、前記周
波数検出器１２２ｋを構成するエツジ検出回路１３２の
入力端に接続されるとともＣ二、前記位相検出器１２２
１を構成する１７Ｎ分周回路１３３の入力端（＝接続さ
れている。

ここで、上記エツジ検出回路１３２のリセット信号出力
端ＲＯは、カウンタ回路１３４のリセット信号入力端Ｒ
Ｉに接続されている。このカウンタ回路１３２のカウン
ト信号入力端ＣＩは、前記システムクロック生成回路１
２２ｐからのシステムクロックが供給されるクロック端
子１３５に接続されている。ここで、上記システムクロ
ックは、前記ディスク１１３を線速度一定で回転させる
よう（＝前記ディスクモータ１１１を制御するための基
準信号となるものであるから、ここでは基準タロツク信
号と称する。

そして、上記カウンタ回路１３４は第１及び第２のカウ
ント信号出力端ＣＯ□　、ＣＯ，を有しており、′ｇＪ
Ｉのカウント信号出力端ＣＯ，は、ラッチ回路１３６の
カウント信号入力端ＣＩに接続され、第２のカウント信
号出力端ＣＯ８は。

ＡＦＣ制御領域外検出回路１３７のカウント信号入力端
ＣＩｃ接続されている。この人ＦＣ制御領域外検出回路
１３７のセット信号出力端ＳＯ及びリセット信号出力端
ＲＯは、それぞれ上記ラッチ回路１３６のセット信号入
力端８Ｉ及びリセット信号入力端ＲＩＣ接続されるとと
もに、オア回路１３８の両入力端（＝それぞれ接続され
ている。また、前記エツジ検出回路１３２のラッチパル
ス出力端ＬＯは、上記ラッチ回路１３６のラッチパルス
入力端ＬＩ＋＝接続されている。

そして、上記ラッチ回路のラッチ信号出力端ＬＯは、前
記ＰＷＭ変調器１２２ｍを構成する比較回路１３９の入
力一端（＝接続されている。

この比較回路１３９の入力他端は、傾斜力クンタ回路１
４０の第１のカウント信号出力端ＣＯ。

に接続されている。そして、上記比較回路１３９の出力
端は、接続端子１４１を介して、第１図に示したローパ
スフィルタ（ＬＰＦ）１４２の入力端に接続されている
。

一方、１ｑｉＪ記１／Ｎ分周回路１３３の出力端は、エ
ツジ検出回路１４３を介した後１．アンド回路１４４の
入カー蝙に接続されるとともに、ラッチ回路１４５のラ
ッチパルス入力端Ｊ、　Ｉに接続されている。また、上
記アンド回路１４４の出力輪は、カウンタ回路１４６の
リセット信号入力端ＲＩに接続されている。このカウン
タ回路１４６のカウント信号出力端ＣＯは、上記ラッチ
回路１４５のカウント信号入力端ＣＩ（＝接続されてい
る。さら（−１上記力ウンタ回路１４６のカウント信号
入力端ＣＩは、　／Ｎ分周回路１４７の出力端に接続さ
れている。この１７Ｎ分周回路１４７の入力端は、前記
クロック端子１３５に接続されている。

ここで、Ｋｌ記オア回路１３Ｂの出力端は、上記アンド
回路１４４の入力他端に接続、されるとともに、上記ラ
ッチ回路１４５の制御入力端ＣＩに接続されている。そ
して、上記ラッチ回路１４５のラッチ信号出力ＥｊＡ　
Ｌ　□は、比較回路１４８の六カー喘に接続されている
。この比較回路１４８の入力他端は、前記傾斜カウンタ
回路１４０の第２のカウント信号出方婦Ｃ０２に接続さ
れている。また、上記傾斜カウンタ回路１４０のカウン
ト信号入力端ＣＩは、ｎ；〕記クりック箱Ｉ！子１３５
に接続されている。そして、上記比較回路１４８の出力
端は、接続端子１４９を介して、第１図に示したローパ
スフィルタ（Ｌ　Ｐ　Ｆ　）　１５０の入力端に接続さ
れている。

上記のような構成によるディスクモータ制御装置（二お
い又、′以下、！！！３図（ａ）乃至（ｈ）を参照して
その動作を説明する。すなわち、前記ディスク１１３が
回転され、第１因で示したよう（二同期信号が得られる
と、この間ＪＩＪ信号を所定の分周比で分周してなる第
３図（ａ）に示すような破割　　　　　゛□御倍信号、
入力端子１３１（＝供給される。すると、まずエツジ検
出回路１３２は、上記被制御信号りうち、この場合立下
りエツジを検出し、その立下りエツジ毎にリセット信号
出力端ＲＯ及びラッチパルス出力端ＬＯから、第３図（
ｂ）に示すようなパルス信号なＪカスル。

一方、Ｏ１ｉ記傾斜カウンタ回路１４０は、クロック端
子１３６に供給される基準クロ、ツク信号が、その力°
ラント信号入力端ＣＩにイＪｉ給されることにより、該
基準クロック信号をカウントする。ここで、傾斜カウン
タ回路１４０は、＆準りロック信号をカウントし、その
カウント値が所定時に達すると自動的にリセット動作を
行ない、再び基準クロック信号をカウントする動作を繰
り返す如くした、いわゆる循環計数動作を行なうもので
ある。このため、傾斜カウンタ回路１４０の第１及び第
２のカウント信号出力端ｃｏ、、ｃｏ２から出力される
カウント値は、時間との関係において、第３図（Ｃ１に
示すように、被制御４８号の周期に無関係な一定周ＪＪ
Ｉを有する略のこぎり歯状の波形と匂て表わすことがで
きる。

ごテ兜、上記カウンタ回路１３４も、クロック端子１３
５（＝供給される基準クロック信号が、そのカウント信
号入力端ＣＩに供給されること、により、該基準クロッ
ク信号をカウントするものである。ところが、このカウ
ンタ回路１３４は、そのリセット信号入力ｆｌＲｉにエ
ツジ検出回路１３２からのパルス信号が供給される毎に
リセットされるようになされている。このためカウンタ
回路１３４の第１及び第２のカラントイ１り号出力４　
ＣＯｌ　　ｔ　ＣＯｔから出力されるカウント値は、時
間との関係において、第３図（ｄ）に示すよう（二、被
制御信号の周期に同期する略のこぎり歯状の波形として
表わすことができるものである。すなわち、カウント回
路１３４から出力されるカウント値は、被制御信号の周
波数に対応していることになる。

そして、このカウンタ回路１３４のカウント値は、第１
及び第２のカラン）（Ｍ号出力端ｃｏ、、ｃｏ、から、
ラッチ回路１３６及びＡＦＣ制仰領域外検出回路１３７
の各カウント信号入力ＱＣＩにそれぞれ供給される。こ
こで。

上記ラッチ回路１３６は、そのカクント信号入力喘Ｃ１
に供給されるカウント値を、エツジ検出回路１３２のラ
ッチパルス入力端Ｌｌに供給される毎（二、ホールドす
るように動作する。すなわち、ラッチ回路１３６のラッ
チ信号出力端ＬＯからは、第３図（ｄ）に示すの・こぎ
り歯状のカウント値波形の各最大カウント値がホールド
されたホールド信号が出力される。

この場合、ラッチ回路１３６のホールド動作は、ＡＦＣ
制御領域外検出回路１３７によって制御される。このＡ
ＦＣ制御領域外検出回路１３７は、カウンタ回路１３４
からのカウント値（被制御信号の周波数に対応する）が
所定値以内（−あるか否かを検出するものである。つま
り、力サンタ回路１３４のカウント値は、被測６シ信号
の周波数に対応するものであるから、その価が所定値内
にあるか否かを検出することは、取りも直さず、被制御
信号の周波数が所定周波数の範囲内であるか否かを検出
してい−るものである。

そし℃、ＡＦＣ制御領域外検出回路１３７は。

カウント回路１３４からのカウント値が所定値外あると
き（第３因中時刻１゛、以前）、そのセット信号出力端
ＳＯまたはリセット信号出力端ＲＯが、ハイレベル（以
ＴＩ−ルベルという）になされる。このセット信号出力
端ＳＯ及びリセット信号出力端ＲＯのうち、どちらをＨ
レベルにするかは、設計者が適宜設定し得るものである
。そして、例えはセット信号出力端ＳＯがＨレベルにさ
れると、ラッチ回路１３６はそのラッチ信号出力端ＬＯ
から、カウンタ回路１３４の出力にかかわらず、最大カ
ウント値が強制的（二出力される゛よう（二なる。また
、リセット信号出力Ｈｓ　ＲＵがＨルベルにされると、
ラッチ回路１３６のラッチ信号出力端ＬＯはカウント値
「０」を出力されるようになる。そして、ここア　、よ
　、　　Ａ　　Ｆ　　ＣＮｉｌ　　エ　、い　、ゆ　８
．あ　、　　、　　２　、よ　、　　ヵ　　　　　　　
　　　　１゛ごウンタ回路１３４からのカウント値が所
定値外（二あるとき、そのセット信号出力端ＳＯがＨレ
ベルになされるように設定されていることにする。

ここで、例えば前記ディスク１１３が回転駆動され始め
た状態（第３図中時刻１゛１以ＲｉＪの状態）等では、
ディスク１１３の回転速度が正常でないため、被制御信
号の周波数が、ＭｉＪ記所定周波数範囲外にあることに
なる。このとき、ラッチ回路１３６のラッチ信号出力端
ＬＯは、該ラッチ回路１３６がラッチし得る最大カウン
ト値に規定されている。そして、この最大カウント値が
、比較回路１３９によって傾斜カウンタ回路１４０から
のカウント値と比較される。この場合、ラッチ回路１３
６からの最大カウント値の方が、傾斜カウンタ回路１４
０からの最大カウント値よりも大きくなるよう（二設定
されている。また、比較回路１３９はラッチ回路１３６
からのカウント値が、傾斜カウンタ回路１４０からのカ
ウント値よりも少ない場合Ｈレベルを出力し、多きい場
合ローン・ベル（ネ丁Ｌレベルという）を出力する。

こ−のため、第３図中時刻Ｔ、以前では、第３図（ｅ）
（＝示すよ′うに、比較回路１３９の出力はＬレベルに
規定されることになる。そして、この状態では、第１図
に示すローパスフィルタ１４２を介して得られる自動周
波数制御用の電圧ｖＦの範囲のうちの略１／２に対応す
る基準電圧ＶυＦ（第４因参照）がディスクモーダ１１
１に供給されているものである。

このような状態で、前記ディスクＩＪ３の回転速度が上
昇し、第３図中時刻ＴＩで、被制御信号の周波数がｎｉ
Ｊ記所定周波数範囲内にはいったとする。すると、ＡＦ
Ｃ制御制御外域外検出回路１３７ット、信号出力端ＳＯ
がＬレベルになされる０このため、ラッチ回路１３６は
先に述べたボールド動作を開始し゛、そのホールド信号
のカウント値が傾斜カウンタ回路１４０からのカウント
値と比較され、比較回路１３９からは第３図（ｅ）に示
すような、自動周波数制御信号（以下Ａ　Ｉｉ’　Ｃ信
号という）が出力される。すなわち、このＡＦＣ信号は
、被制御信号の周波数に対応したラッチ回路１３６から
のカウント値と、傾斜カウンタ回路１４０からの基準周
期を有するカウント値とを比較し、本来合わせ込むべき
正規な周波数に対する被制御信号の周波数ずれに対応し
たパルス幅変調信号となされている。そし℃、このＡＦ
Ｃ信号は第１因に示すローパスフィルタ１４２を介して
、自ｉＩＩ周波数制御用の電圧として、ディスクモータ
１１１に供給されるものである。

ここで、第４図は、被制御信号の周波数ｆと目動周波数
制例用の電圧ｖＦとの関係を示すものである。すなわち
、被制御信号の周波数ｆがｆ、からｆ、までの範囲内に
おいて、自動周波数制御が可能なもので、自ｉＩ記ＡＦ
Ｃ制御領域外検出回路１３７は被制御（Ｍ号の周波数が
上記ｆ、からｆ２の睡囲内にはいっているか否かを検出
するものである。

一方、前記入力端子１３）に供給された被制御信号は、
１７Ｎ分周回路１３３を介してエツジ検出回路１４３（
二供給される。この、エツジ検出回路１４３）よ、上記
被制御信号のうち、この場合立下りエツジを検出し、そ
の立下りエツジ毎に第３図（ｂ）（二示すようなパルス
信号を出力する。この場合、上記被制御信号は、１７Ｎ
分周回路１３３を介しているが実際上第３図（ａ）に示
すものと等測的に説明できるため、ここでは図面を兼用
して説明する。

また、上記カウンタ回路１４６は、クロック端子１３５
に供給される基準クロック信号が、１′／Ｎ分周回路１
４７を介して、そのカウント　　　　゛信号入力端ＣＩ
に供給されること（二より、該基準クロック信号を１／
Ｎ分周した信号なカウントするもめである。ところで、
今、第３図中時刻Ｔ１以削にある状態、つまり、自動周
波数制御がなされていない状態では、ＡＦＣ制御領域外
検出回路１３７のセット信号出力端ＳＯがＨレベルであ
るため、オア回路１３８の出力端が１ルベルになされて
いる。このため、エツジ検　　　、９．。

出回路１４３から出力されるパルス信号は、アンド回路
１４４を介してカウンタ回路１４６のリセット信号人力
ｇＲＩに供給される。。このため、カウンタ回路１４６
は、そのリセット信号入力端ＲＩにエツジ検出回路１４
３からのパルス信号が供給される毎にリセットされ、結
局カウンタ回路１４６のカウント値は、Ｎ４３１Ｊ（ｆ
）に示すように変化される。

そし℃、このカウンタ回路１４６のカウント値は、カウ
ント信号出力端ＣＯから、ラッチ回路１４５のカウント
信号入力端ＣＩに供給される。ここで、上記ラッチ回路
１４５は、その方つン）（Ｍ号入力端ＣＩに供給される
カウント値を、エツジ検出回路１４３から出力されるパ
ルス信号が、ラッチパルス入力端ＬＬに供給される毎（
−、ホールドするように動作する。ところが、第３図中
時刻′１゛１以前の状態では、オア回路１３８の出力端
がＨレベルであるため、ラッチ回路１４５の制御入力端
ＣＩがＨレベルとなされている。このとき、ラッチ回路
１４５の出力カウント値は、第３図（ｇ）に示すように
所定の一定値に規定されている。そして、一定のカウレ
ト値は、比較回路１４８によって、傾斜カウンタ回路１
４０からのカウント値と比較される。

この場合、ラッチ回路１４５からの一定のカラ　′ント
値は、傾斜カウンタ回路１４０からの最大カウント値の
略１／２となるように設定されている。また、比較回路
１４８はラッチ回路１４５からのカウント値が、傾斜カ
ウンタ回路１４０からのカウント値よりも少ない場合Ｈ
レベルを出力し、多きい場合Ｌレベルを出力する。

このため、第３図中時刻Ｔ１以が１では、第３図（２）
に示すように、比較回路１３９の出力は、所定周期のパ
ルス波形となる。そして、この状態では、第１−に示す
ローパスフィルタ１５０を介して得られ°る自動位相制
御用の電圧Ｖｐの軸回のうちの略”／２　（Ｄｕ　ｔｙ
　５０　）に対応する基準電圧（ｖｏｐ　）　（第５図
参照）がディスクモータ１１１に供給されている。

このような状態で、第３図中時刻Ｔ、に達すると、ＡＦ
Ｃ制御領域外検出回路１３７のセット信号出力端ＳＯが
Ｌレベルになされる。このため、カウンタ回路１４６の
リセット信号入力端ＲＩには、エツジ検出回路１４３か
゛らのパルス信号が供給されなくなる。よって、カウン
タ回路１４６は、第３図（ｆ）に示すように、被制御信
号に無関係にそのカウント信号入力端ＣＩに供給された
信号を、所定値までカウントした後目、動的にリセット
して再びカウント１行なう動作を繰り返す如くした、い
わゆる循環計数動作を行なうようになる。また、ラッチ
回路１４５は、その制御入力端ＣＩがＬレベルであるた
め、先（＝述べたホ・−ルド動作を行なう。すなわち、
＠３図（ｇ）に示すように、ラッチ回路１４５はエツジ
検出回路１４３からパルス信号が供給される毎に、カウ
ンタ回路１４６の出力をホールドするものである。そし
て、このラッチ回路１４５の出力カウント値と傾斜カウ
ンタ回路１４０からのカウント値とが、比較回、路１４
８で比較され、該比較回路１４８からは、第３図中時刻
Ｔ、で第３図（ｈ）に示すような自動位相制御４８号（
以下ＡＰＣ信号という）が出力される。才なわ′ち、こ
のＡＰＣ信号は、所定周期で循環計数を行なうカウンタ
回路１４６の出力を被制御信号の周期でホールドした値
と、傾斜カウンタ回路１４０からの基準周期（位相）を
有するカウント値とを比較し、正規の位相に対する被制
御信号の位相ずれに対応したパルス幅変調信号となされ
ている。そして、このＡＰＣ信号は第１図に示すローパ
スフィルタ１５０を介して、自動位相制御用の電圧とし
て、ディスクモータ１１ノに供給されるものである。

ここで、第５図は、被制御信号の位相Ｐのずれと自動位
相制御用の′岨圧Ｖｐとの関係を示すものである。丁な
わち、被制御信号の位相ずれが＋Ｐｌから−Ｐｌまでの
範囲内において自動位相制御かり能なもので、被制御信
号の周波数ｆが第４図で示したｆｌからｆ、の間にはい
りた後、制御されるものである。

そして、上記自動周波数及び位相制御用の電　　　　”
□。

圧が合成されてディスクモータ１１１を、ディスク１１
３を線速度一定で回転させるように制御させるものであ
る。

しｔがつ゛Ｃ１上記のような八本構成によれば。

自動位相制御が行なわれていない状態つまり第３図中時
刻Ｔ１以ｎｉ１において、ＡＰＣ信号は、その＋Ｉｉ’
目＋ｔ＋　ｌ１ｉｏ囲の略１／２　（ｄｕｔｙ’　５０
　）に対応するパルス信号となされているので、第３図
中時刻１゛、でＡＰＣ信号が実際の位相制御（二供する
パルス幅となされても、ディスクモータ１１１に加わる
電圧は、第５図中（ＶＯ，、）を中心にして上手するこ
とになり、最大（＝変化したとしても、ディスクモータ
１１１の回転速度が大きく変化したりすることなく、モ
ータコントロールを非常に円滑（−行なうことができる
ものである。

また、自動位相制御が行なわれていない状態では、破割
御信Ｊ？Ｊ（ニカウンタ回路１４６が位相を合わせるよ
うに働き、自動位相制御が開始された状態では、カウン
タ回路１４６に被制御信号の位相を合わせるようにディ
スクモータ１１１がコントロールされることになるため
、自動位相制御が１））ｊ始された状態で位相が略合っ
ているので、位相合わせのための無駄な時間が少なくて
済み、自動位相制御がされていない状態から開始への移
行がスムーズに行なえ、この点でもモータコントロール
を円滑に行ない得るものである。

なお、第２図に示す１７Ｎ分周回路１３３゜１４７は自
動周波数制御と自動位相制御時とのゲインの比をコント
ロールするものである。

ここで、上記傾斜カウンタ回路１４０、比較回路１３９
及びラッチ回路１３６よりなるＰＷＭ変調手段の詳細に
ついて説明する。ただし、ここではＡ　’Ｆ　Ｃ（＠号
を生成するＰＷＭ変調について示し、比較回路１４８及
びラッチ回路１４５よりなるＡＰＣ信号を生成するＰＷ
Ｍ変調については同様であるため、その説明を省略する
。

すなわち、第６図において、傾斜カウンタ回路１４０は
Ｎビットのカウンタであり、比較回路１３９はＮビット
のコンパレータであり、ラッチ回路１３６はＮビットの
ラッチ回路となされている。そこで、ラッチ回路１３６
にホールドされたカウント値と、傾斜カウンタ回路１４
０で順次カウントされた値とが、比較回路１３９で比較
され、先に述べたように、ラッチ回路１３６の値が傾斜
カウンタ回路１４０のカウント値よりも少ない場合■Ｉ
レベルが出力され、多きい場合Ｌレベルが出力されるよ
うになる。そして、比較回路１３９の出力は、クロック
端子１３５に供給される？ｌクロックイー号でラッチさ
れるＤタイプフリップフロップ（ｊ２ｔ）’Ｄ−Ｆ　Ｆ
という）１５ノでタイミング調整されて接続端子１４ノ
に出力され、ここにパルス幅変調されたＡＦＣ４＠号が
得られるものである。

ところが、上記第６図に示すようなパルス幅変調手段で
は、俤斜カウンタ回路１４０、比較回路１３９及びラッ
チ回路１３６香に全てＮビットのものを用いているため
、経済的に不利になるものである。

〔発明の実施例〕

鳥そこで、以下、この発明に係るパルス幅変調回路の一実
施例について画面を参照して詳細に説明する。第７図に
おいて、傾斜カウンタ回路１５２及び比較回路１５３は
共にＮ−１ビツトのものを使用している。そして、傾斜
カウンタ回路１５２のカウント信号入力ｔｉＭｃｔには
、クロック端子１３５に供給される基準クロック信号が
、１／２分ＩＮ回路１５４を介して供給される、ここで
、ラッチ回路１３６はＮビットのものであり、その最下
位ピッ）　（Ｌ　Ｓ　Ｂ　）を除＜Ｎ−１ビツトの値が
比較回路１５３に供給されるようになされている。そし
て、ラッチ回路の最下位ピッ）　（Ｌ　８１３　）は、
アンド回路１５５の入力一端に接続されている。また、
比較回路１５３のＬＬ１力端は、Ｄ−ＦＦ１５６の入力
端１〕に接続されている。そして、このｌ）　−Ｆ　Ｆ
　Ｊ　５６の出力端Ｑは、他の１）−ＦＦ１５７の入力
端Ｉ）に接続されるとともに、オア回路１５８の入力一
端に接続されている。さらに、上記Ｄ　−Ｆ　Ｆ　１５
７　　　　　、’：ｉの出力端Ｑは、アンド回路１５５
の入力他端に接続されている。このアンド回路１５５の
出力端は、上記オア回路１５８の入力他端に接続されて
いる。そして、このオア回路１５８の出力端が接続端子
１５９を介して、第１（３）に示すローパスフィルター
４２に接続されている。なお。

上記Ｄ−ＦＦ１５６，１５７のクロック入力端Ｃは、共
にクロック端子１３５に接続されている。

上記のような構成によるパルス幅変調回路において、第
８図（ａ＋乃至（ｅ）に示す波形を参照して、その動作
を説明する。ただし、第８図（ａ）乃至（ｅ）（二示す
波形は、年７図中（ａ）乃至（０１点における波形をそ
れぞれ示すものである。

すなわち、クロック端子１３５に供給された第８は１（
ａ）に示す基準クロック信号は、１／２分周回路１５４
で１７２分周され℃、Ｎ’−１ビツトの― 傾斜カウンタ回路１５２でカウントされる。一方、ラッ
チ回路１３６には、先に第２図の説明で述べたように第
８図（＋１）に示す基準クロック信号をカウンタ回路１
４６でカウンタした値がホールドされている。このため
、傾斜カウンタ回路１５２からの出力カウント値とラツ
ーテ回路１３６の最下位ビット（ＬＳＢ）を除＜Ｎ−１
ビツトのホールドされたカウント値とを比較回路１５３
で比較するということは、ラッチ回路１３６４二ホール
ドされた値が偶数である場合には、実質的に第６図で示
したように傾斜カウンタ回路１４０のカウント値とラッ
チ回路１３６のホールド値とを比較することを等価にな
る。

したがって、例えば第８図中時刻１゛３で傾斜カウンタ
回路１５２のカウント値がリセットされて、ラッチ回路
１３６の値よりも小さくなったとすると、比較回路１５
３の出力はＤ−ＦＦ１５６を介して第８図（ｂ）　Ｉ：
示すようにＨレベルとなる。

ここで、ラツ≠回路１３６にホールドされた値が偶数で
ある場合について考えると、このときにはラッチ回路１
３６の最下位ビットの値が「０」つまりＬレベルとなさ
れている。そして。

第８図（ｄ）は、ラッチ回路１゜フロの最下位ビット（
ＬＳＢ）がｒＯＪであるときの接続端子１５９の出力を
表わしている。

その後、時刻ｌ１ｌｓの次の基準クロック信号の立上り
で、第８因（Ｃ）に示すようにＤ−ＦＦ１６７の出力端
Ｑがｌ（レベルとなるが、ラッチ回路１３６の最下位ピ
ッ）（ＬＳＢ）がＬレベルであるので、アンド回路１５
５の出力端はｌ、レベルになされている。そして、傾斜
カラ、ンタ回路１５２のカウント値が増加しても、まだ
ラッチ回路１３６のホールド値よりも小さい場合には。

Ｄ−ＦＦ１５６の出力端Ｑは１ルベルに保たれている。

ここで、第８図中時刻１゛４で、傾斜カウンタ回路１５
２のカウント値がラッチ回路１３６のホールド値よりも
多きくなったとする。すると。

比較回路１５３の出力は反転し゛（Ｌレベルとなされ、
Ｄ−ＦＦ１５６の出力端ＱもＬレベルとなされる。この
ため、接続端子１５９はＬレベルとなり、ここ（ニパル
ス幅ｆ　ｉｉ＋、’ｉが行なわれるものである。このと
き、時刻′１゛４の次の基準クロック信号の立上りまで
ｉ）−７ＦＦＭ５’７の出力端Ｑは１ルベルに保持され
ているが、先−に述べたようにアンド回路１５５の出力
端がＬレベルであるため、接、続喘子１５９の出力には
影響のないものである。

一方、ラッチ回路１３６にホールドされた値が奇数であ
る場合について考えると、このときにはラッチ回路１３
６の最下位ビットの値が「１」つまりＩＩレベルとなさ
れている。そして、第８図（ｅ）は、ラッチ回路１３６
の最下位ビット（Ｉ・ＳＢ）が「１」であるときの接続
端子１５９の出力を表わしている。

すなわち、ます、第３図中時刻Ｔ３で傾斜カウンタ回路
１５２のカウント値がリセットされて、ラッチ回路１３
６の値よりも小さくなったとする。すると、比較回路の
出力は、Ｉ）　−Ｆ　Ｆ１５６を介して第８図（ｂ）に
示すようにＨレベルとする。その後１時刻Ｔ、の次の基
準クロック信号の立上りで、第８図（ｃ）に示すように
Ｄ　−、、、。

ＦＦ１５７の出力端ＱがＨレベルとなり、ここでアンド
回路１６５の出力端はＨレベルになる。

このため、オア回路１５８の両入力端は共にＨレベルと
なされている。そして、傾斜カウンタ回路１５２のカウ
ント値が増加しても、まだラッチ回路１３６のホールド
値よりも小さい場合には、Ｄ−ＦＦ１５６，１５７の出
力端Ｑは共にＨレベルに保たれる。

ここで、第８図中時刻Ｔ４で、傾斜カウンタ回路１５２
のカウント値がラッチ回路１３６のホールド値よりも多
きくなったとする。すると。

比較回路１５３の出力は反転してＬレベルとなされ、Ｄ
−ＦＦ１５６の出力端ＱもＬレベルとなされる。ところ
が１時刻Ｔ４の次の基準クロック信号の立上りまでＤ−
ＦＦ１５７の出力端Ｑは１ルベルに保持されているため
、結局比較回路１６３の出力がＨレベルからＬレベルに
反転された後、基準クロック信号のｌクロック分遅延さ
れて接続端子１５９がＬレベルになされ、ここにパルス
幅変調が行なわれるものである。

テなわら、傾斜カウンタ回路１５２は基準タロツク伯号
を／２分周した信号をカウントするものであり、換言す
れば傾斜力ウソ外回路１５２のカウント値、を２倍した
ものが実際に発生された基準クロック信号の数となるも
のである。また、ラッチ回路１３６にホールドされた値
は基準クロック信号をそのままカウントした値であり、
その最下位ピッ）　（Ｌ　８．Ｂ　）を比較に供しない
ようにしている。このため、ラッチ回路１３６のホール
ド値が偶数である場合には、比較回路１５３の出力をそ
のまま接続端子１５９に出力すればよいが、奇数である
場合には、比較回路１５３自身の比較結果がＨレベルか
らＬレベルになっても、この時点では実際にラッチ回路
１３６にホールドされたカウント値の方が基準クロンク
イ−号の１クロック分多いことになる。このため、ラッ
チ回路１３６のホールド値が奇数の場合には、比較回路
１５３の出力を基準クロック信号の１クロック分遅延さ
せて接続端子１５９に出力させることにより、正確なカ
ウント値の比較を行なうようにしたものである。

したがって、上記実施例のような構成Ｃ′−よれば、傾
斜カウンタ回路１５２及び比較回路１５３としてＮ−１
ピツトのものを用いているので、経済的に有利になると
ともに、その池には１７２分周回路１５４及びＤ−ＦＦ
１５７等を付加するだけで構成できるので、構成が極め
て簡易でしかも確実なパルス幅変調を行なうことができ
るものである。また、傾斜カウンタ回、路１５２として
も、基準クロック信号をｌ／器周したものをカウントす
ればよいので、Ｊ＋作速度の速いものを用いる必要もな
く、この点でも経済的に有利で確実な動作を望むことが
できるものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

〔発明の効果〕

したがって、以上詳述したようにこの発明によれば、構
成簡易にして確実に動作し、特にデジタルディスクプレ
ーヤのディスクモータ制御に使用して好適する極めて良
好なパルス幅変調回路を提供することができする。

【図面の簡単な説明】

第１図はこの発明が適用されるデジタルオーディオディ
スク用生装置の概要を示すブロック構成図、第２図はデ
ィスクモータ制御装置の故本楢成を示すブロック構成図
、第３図（ａ）乃至（ｈ）、第４図及び第５図はそれぞ
れ同基本構成の動作を説明するための波形図、第６図は
同基本構成のパルス輻蜆調手段を示すブロック構成図、
第７図はこの発明に係るパルス幅変調回路の一実廁例な
示すブロック構成図、第８図（ａ）乃至（ｅ）はそれぞ
れ同実施例の動作を説明するための波形（２）である。１１１・・・ディスクモータ、１１２・・・ターンテー
ブル、１１３−・・ディスク、１１４・・・光学式ピッ
クアップ、１１５・・・ピックアップ送りモータ。１１６°゛°マトリクス回路、１１０・・・フォーカス
サーチ回路、１１７・・・システムコントローラ、１１
８・・・再生信号処理系、１１９・・・スライスレ　　
　　パ１ベル（アイパターン）検出器、１２０・・・波
形整形回路、１２１・・・同期クロック再生回路、１２
２・・・第１の信号処理系、１２３・・・第２の信号処
理系、１２４・・・コントロールスイッチ、　’１２６
・・・表示器、１゛２６・・・Ｄ／Ａ変換器、１２７・
・・外部メモリ、１２８・・０ローパスフイルタ、１２
９・・・増幅器、１３０・・・スピーカ、１３１・・・
入力端子、１３２・・じツジ検出回路、１３３・・・１
／Ｎ分周回路、Ｊ　３４−・・カウンタ回路、１３５°
゛クロック端子、１３６・・・ラッチ回路、１３７・・
・ＡＦＣ制御領域外検出回路、１３８・・・オア回路、
１３９・・・比較回路、１４０・・・傾斜カウンタ回路
、１４ノ・・・接続端子、１４２・・・ローパスフィル
タ、１４３・・・エツジ検出回路、１４４・・・アンド
回路、１４５゛゛ラッチ回路、１４６・・・カウンタ回
路、１４７・・・１７Ｎ分周回路、１４９・・・接続端
子、１５０・・・ローパスフィルタ、１５１・・・Ｄ−
ＦＦ、１５２・・・傾斜カウンタ回路、１５３・・・比
較回路、１５４・・・１７２分固回路、１５５・・・ア
ンド回路、１５６゜１６７・・・Ｄ−ＦＦ、１５Ｂ・・
・オア回路、１５９・・・接続端子、特許庁長官　　　若　杉　和　夫　　殿１．事件の表示特願昭５７−１０２８２１号　　。２、発明の名称パルス幅変調回路３、補正をする者事件との関係　特許出願人（３（１７）　　東京芝浦電気株式会社４、代理人昭和５７年９月２８日７、補正の内容図面の第３図の図番ｒ　（ｋｌ　Ｊを別紙図面に未配し
て示すようにｒ　（ｈｌ　Ｊと訂正する。

Claims

【特許請求の範囲】

基ｉ’＜ｔｉミクロツク号をカウントして得られるカウ
ント値がホールドされるＮビットのラッチ回路と、前記
基準クロック信号を１／２９分局する分局回路と、この
分周回路の出力をカウントするＮ−１ビツトのカウンタ
回路と、このカウンタ回路のＮ−１ビツトのカウント値
と前記ラッチ回路の最下位ピットを除くＮ−１ビツトの
ホールドされたカウント値との大小を比較する比較回路
と、前記ラッチ回路の最下位ピットの値に応じて該ラッ
チ回路のボールド値が偶数か奇数かを判別し前記カウン
タ回路が順次カウント動作を行ない該カウンタ回路のカ
ウント値と前記、ラップ−回路の最下位ビットを除くホ
ールド値との大小関係が反転した状態で前記ラッチ回路
のホールド値が偶数であるとき前記比較回路の出力をそ
のまま出力し前記ラッチ回路の、ホールド値が奇数であ
るとき前記比較回路の出力を前記基準信号の１クロック
分遅延させて出力する制御回路とを具備してなることを
特徴とするパルス幅変調回路。