JPS58219478A - 電子時計用回路 - Google Patents
電子時計用回路Info
- Publication number
- JPS58219478A JPS58219478A JP10362582A JP10362582A JPS58219478A JP S58219478 A JPS58219478 A JP S58219478A JP 10362582 A JP10362582 A JP 10362582A JP 10362582 A JP10362582 A JP 10362582A JP S58219478 A JPS58219478 A JP S58219478A
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- JP
- Japan
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- voltage
- circuit
- switching element
- channel
- transistor
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- Pending
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-
- G—PHYSICS
- G04—HOROLOGY
- G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
- G04C10/00—Arrangements of electric power supplies in time-pieces
- G04C10/04—Arrangements of electric power supplies in time-pieces with means for indicating the condition of the power supply
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電圧の違う二つ以上の電源回路を内蔵する電子
時計において、電源投入や発振停止状態を検出すること
を特徴とする電子時計用回路に関するものである。
時計において、電源投入や発振停止状態を検出すること
を特徴とする電子時計用回路に関するものである。
従来の電源投入を検出する回路は嬉１図に示す如く、コ
ンデンー！１ｌ−−１．ＮチャネルＭＯ８）ランラスタ
２，４．ＰチヤネルＭＯＥＩ ）ランジスタ３によって
構成されていて、電源は電池電圧Ｖｓｓ１に接続されて
いる。電源投入時の第１同各部の電圧レベルの変動を第
２図に示す。ＳｌはＶｓｓ、に電源が投入される場合の
ＶＤＤ 、 Ｖｓｓ１間の電圧の変動、３− ８２はコンデンサー両端の電圧の変動、Ｓ３は回路から
の出力電圧である。縦軸が電圧レベルで横軸が時間であ
る。５は通常に電源を投入した場合である。ｓｌのレベ
ルは電源投入によってＶｓｓｌとなると、Ｓ２はコンデ
ンサー１とＮチャネルＭＯＢトランジスタ２０時定数に
よってしだいにＶｓｓ。
ンデンー！１ｌ−−１．ＮチャネルＭＯ８）ランラスタ
２，４．ＰチヤネルＭＯＥＩ ）ランジスタ３によって
構成されていて、電源は電池電圧Ｖｓｓ１に接続されて
いる。電源投入時の第１同各部の電圧レベルの変動を第
２図に示す。ＳｌはＶｓｓ、に電源が投入される場合の
ＶＤＤ 、 Ｖｓｓ１間の電圧の変動、３− ８２はコンデンサー両端の電圧の変動、Ｓ３は回路から
の出力電圧である。縦軸が電圧レベルで横軸が時間であ
る。５は通常に電源を投入した場合である。ｓｌのレベ
ルは電源投入によってＶｓｓｌとなると、Ｓ２はコンデ
ンサー１とＮチャネルＭＯＢトランジスタ２０時定数に
よってしだいにＶｓｓ。
レベルに近］づく、８３は電源投入時５にはＳ２がＶＤ
ＤのためＬとなるが、ＰチャネルＭＯ８）ランジｘ夕３
とＮチャネルＭＯＥＩ）ランジスタ４によってきまる論
理的スレシュホールドレベルを８□が越えると論理は反
転しＨになる。したがって、この信号がＬになると電源
が投入されたことがわかる。６は電源を切ってからあま
シ時間を経過しないときに電源を投入した場合である。
ＤのためＬとなるが、ＰチャネルＭＯ８）ランジｘ夕３
とＮチャネルＭＯＥＩ）ランジスタ４によってきまる論
理的スレシュホールドレベルを８□が越えると論理は反
転しＨになる。したがって、この信号がＬになると電源
が投入されたことがわかる。６は電源を切ってからあま
シ時間を経過しないときに電源を投入した場合である。
このとき、Ｓ２のレベルは論理スレシュホールドレベル
８よシも’ｖｓｓｌ側にあるので８３はＨのままである
。したがって、この場合は電源投入を検出することがで
きない。７は電源投入時に電池の接点にチャタリングが
ある場合である。Ｓ２０レベルは電圧が加えられるたび
に徐々にＶｓｓｌに近づい４− ている。しかし、このときＰチャネルＭＯ１３）ランジ
スタ３とＮチャネルＭＯ日トランジスタ４は電源に充分
な電圧が与えられていないため、動作することができな
い。充分な電圧が与えられたときには、すてにＥ鵞のレ
ベルは論理的スレシュボールドレベル８を越えてＶｓｓ
ｌに近づいている。このように、従来の電源投入を検出
する回路は、電源を投入する条件によって正常に動作し
たシ、誤動作した９いちじるしく信頼性に乏しい。
８よシも’ｖｓｓｌ側にあるので８３はＨのままである
。したがって、この場合は電源投入を検出することがで
きない。７は電源投入時に電池の接点にチャタリングが
ある場合である。Ｓ２０レベルは電圧が加えられるたび
に徐々にＶｓｓｌに近づい４− ている。しかし、このときＰチャネルＭＯ１３）ランジ
スタ３とＮチャネルＭＯ日トランジスタ４は電源に充分
な電圧が与えられていないため、動作することができな
い。充分な電圧が与えられたときには、すてにＥ鵞のレ
ベルは論理的スレシュボールドレベル８を越えてＶｓｓ
ｌに近づいている。このように、従来の電源投入を検出
する回路は、電源を投入する条件によって正常に動作し
たシ、誤動作した９いちじるしく信頼性に乏しい。
本発明はかかる欠点を除去したもので、その目的は、電
源投入や発振停止状態を確実に検出することが出来る電
子時計用回路を提供することにある。
源投入や発振停止状態を確実に検出することが出来る電
子時計用回路を提供することにある。
以下実施例に基づいて本発明の詳細な説明する。
第４図と第７図に本発明による具体的な回路図の一例を
示す。１０，１１，１３はＰチャネルＭＵＳトランジス
タ、９，１４．１５はＮチャネル間０８ トランジスタ
、１２はコンデンサー、４９ト２０は電池電圧Ｖｓｓを
分圧する抵抗で、ｌ ＶＤＤ −Ｖｓｓ１１×４中Ｉ
ＶＤＤ −Ｖｓｓ ｌに設定する。したがって５− ８７はＶｓｓ２端子でＶｓｓｌの２倍のマイナス電位が
与えられる。Ｓ８はＶＳＳ、端子である。この回路には
、電池電圧Ｖ８Ｂをコンデンサーの切シ換えによる降圧
回路によってＷ倍に降圧したＶｓｓ２が供給されている
。降圧回路の特徴として、次のようなことが上げられる
。電源投入時は、ＶＳｓ２のレベルはＶＤＤとほぼ一致
している。また発振器が停止すると、降圧回路に供給さ
れるクロックも停止するため、ＶＳＳ２のレベルはＶＢ
Ｂｌのレベルを越えてＶＤ′Ｄに近ずく。以上のような
性質を利用して電源投入と発振停止の状態を検出する。
示す。１０，１１，１３はＰチャネルＭＵＳトランジス
タ、９，１４．１５はＮチャネル間０８ トランジスタ
、１２はコンデンサー、４９ト２０は電池電圧Ｖｓｓを
分圧する抵抗で、ｌ ＶＤＤ −Ｖｓｓ１１×４中Ｉ
ＶＤＤ −Ｖｓｓ ｌに設定する。したがって５− ８７はＶｓｓ２端子でＶｓｓｌの２倍のマイナス電位が
与えられる。Ｓ８はＶＳＳ、端子である。この回路には
、電池電圧Ｖ８Ｂをコンデンサーの切シ換えによる降圧
回路によってＷ倍に降圧したＶｓｓ２が供給されている
。降圧回路の特徴として、次のようなことが上げられる
。電源投入時は、ＶＳｓ２のレベルはＶＤＤとほぼ一致
している。また発振器が停止すると、降圧回路に供給さ
れるクロックも停止するため、ＶＳＳ２のレベルはＶＢ
Ｂｌのレベルを越えてＶＤ′Ｄに近ずく。以上のような
性質を利用して電源投入と発振停止の状態を検出する。
つまＢ Ｉ ＶＤＤ−ＶＳｅ２１ ＜ｌ ＶＤＤ −Ｖ
ｓｓｌｌの状態を検出する。ＰチャネルＭＯＥＩ）ラン
ジスタ１０とＮチャネルＭＯ８）ランジスタ９はインバ
ータ回路を構成している。この回路はゲートの電位がＮ
チャネルトランジスタ９のソース電位と同電位になった
とき論理が反転するように設定する。したがって、ｌ
ＶＤＤ −Ｖｓｓ２１＞ Ｉ ＶＤＤ −ｖ８８１ ｌ
（ＤときはＳ４はＶＤＤ 、 ｌ ＶＤＤ −Ｖｓｓ
、 ｌ （ｌ ＶＤＤ −ｖｓｓｌｌ ＯときはＳ４は
ｖｓｓｌとなる。ＰチャネルＭＯ日トランジスタ１３と
Ｎチャ６一 ネルＭＯ８）ランジスタ１４で構成するインバータ回路
の論理的スレシュホールドレベルはｖＳＩｌ＋１／２に
設定する。電源投入時はＶＳＳ、はＶＤＤとほぼ一致し
ている。Ｓ８は電池投入と同時にＶｓｓｌと一致する。
ｓｓｌｌの状態を検出する。ＰチャネルＭＯＥＩ）ラン
ジスタ１０とＮチャネルＭＯ８）ランジスタ９はインバ
ータ回路を構成している。この回路はゲートの電位がＮ
チャネルトランジスタ９のソース電位と同電位になった
とき論理が反転するように設定する。したがって、ｌ
ＶＤＤ −Ｖｓｓ２１＞ Ｉ ＶＤＤ −ｖ８８１ ｌ
（ＤときはＳ４はＶＤＤ 、 ｌ ＶＤＤ −Ｖｓｓ
、 ｌ （ｌ ＶＤＤ −ｖｓｓｌｌ ＯときはＳ４は
ｖｓｓｌとなる。ＰチャネルＭＯ日トランジスタ１３と
Ｎチャ６一 ネルＭＯ８）ランジスタ１４で構成するインバータ回路
の論理的スレシュホールドレベルはｖＳＩｌ＋１／２に
設定する。電源投入時はＶＳＳ、はＶＤＤとほぼ一致し
ている。Ｓ８は電池投入と同時にＶｓｓｌと一致する。
Ｓ４はＶｓｓ、となる。したがって、ＰチャネルＭＯ８
）ランジスタ１１はＯＮし、ＮチャネルＭＯＥ３トラン
ジスタ１５はＯＦ １Ｆする。Ｓ１１はＶＤ′ｎとなｐ
、ｓ、は■鳴となる。この状態が発振停止を検出してい
る状態である。その後発振回路が動作を開始し、降圧回
路も動作を始めるとＶＳＳｇ中２ｖＢｓ１トナル。コノ
状態（ｄ ｌ ＶＤＤ −Ｖ８８２１ ） ｌ Ｖｎｎ
−ＶＢＢｌ １ テある。した−１）１ ツテ、５４Ｆ
ｉＶＤＤとすＪ）、ＰチャネルＭＯＢ）ランジスタ１１
はＯＦ ＩＩ’する。
）ランジスタ１１はＯＮし、ＮチャネルＭＯＥ３トラン
ジスタ１５はＯＦ １Ｆする。Ｓ１１はＶＤ′ｎとなｐ
、ｓ、は■鳴となる。この状態が発振停止を検出してい
る状態である。その後発振回路が動作を開始し、降圧回
路も動作を始めるとＶＳＳｇ中２ｖＢｓ１トナル。コノ
状態（ｄ ｌ ＶＤＤ −Ｖ８８２１ ） ｌ Ｖｎｎ
−ＶＢＢｌ １ テある。した−１）１ ツテ、５４Ｆ
ｉＶＤＤとすＪ）、ＰチャネルＭＯＢ）ランジスタ１１
はＯＦ ＩＩ’する。
またこのときＮチャネルＭＯＢ）、ランジスタ１５はＯ
Ｎする。こうしてＳ５はＶＢ８２しがルとなシ、Ｓ６は
ＶＤＤレベルとなる。この状態が発振を検出している状
態である。第４図は第３図の回路にお１ いての８５＋ Ｓｌｌ＋ ８？＋ ８８の電圧レベルの
変動を示したものである。１６は通常に電源を投入した
場合、１７は電源ＯＦ’Ｆ後、すぐに電源を投入し７− た場合、１８は電源投入時に、電池の端子にチャタリン
グが発生した場合である。いずれの場合も電源投入時は
ｌ ＶＤＤ −ｖｓｓ２１ （ｌ ＶＤＤ −ｖｓｓ、
ｌ ”？’、しばらくして発振を開始するとＩ ＶＤ
Ｄ −Ｖ８８２１ ）ｌ ＶＤＤ −Ｖｓｓ、 ｌとな
るため、確実に発振停止状態と発振状態を判別すること
ができる。
Ｎする。こうしてＳ５はＶＢ８２しがルとなシ、Ｓ６は
ＶＤＤレベルとなる。この状態が発振を検出している状
態である。第４図は第３図の回路にお１ いての８５＋ Ｓｌｌ＋ ８？＋ ８８の電圧レベルの
変動を示したものである。１６は通常に電源を投入した
場合、１７は電源ＯＦ’Ｆ後、すぐに電源を投入し７− た場合、１８は電源投入時に、電池の端子にチャタリン
グが発生した場合である。いずれの場合も電源投入時は
ｌ ＶＤＤ −ｖｓｓ２１ （ｌ ＶＤＤ −ｖｓｓ、
ｌ ”？’、しばらくして発振を開始するとＩ ＶＤ
Ｄ −Ｖ８８２１ ）ｌ ＶＤＤ −Ｖｓｓ、 ｌとな
るため、確実に発振停止状態と発振状態を判別すること
ができる。
以上のように本発明によると、発振停止状態が確実に検
出することが出来、また電流も非常に少ないので、小型
電池を使用する電子時計には最適な回路である。
出することが出来、また電流も非常に少ないので、小型
電池を使用する電子時計には最適な回路である。
別な実施例を第５図に示す。これは、ＮチャネルＭＯ８
）ランジスタ１４のソースを’Ｖｓｓ、から、Ｖｓｓ２
ニしたもｏで、８Ｂ（Ｄ出力がＶＤＤまたはＶｓｓ２と
なる外はすべて第３図と同様である。
）ランジスタ１４のソースを’Ｖｓｓ、から、Ｖｓｓ２
ニしたもｏで、８Ｂ（Ｄ出力がＶＤＤまたはＶｓｓ２と
なる外はすべて第３図と同様である。
もう１つの別な実施例を第６図に示す。これは第３図の
ＰチャネルＭＯ８）ランジスタとＮチャネルＭＯ８）ラ
ンジスタをすべて入れ換え、電源をＶｓｓｌをグランド
詰してＶＤＤ側に降圧電圧をとったもので、第３図とま
ったく同様な原理であるので説明は省略する。
ＰチャネルＭＯ８）ランジスタとＮチャネルＭＯ８）ラ
ンジスタをすべて入れ換え、電源をＶｓｓｌをグランド
詰してＶＤＤ側に降圧電圧をとったもので、第３図とま
ったく同様な原理であるので説明は省略する。
８−
第１図は従来の電源投入を検出する回路、第２図は第１
図の回路各部の信号波形、第３図は本発明に基づく電子
時計用回路の一例、第４図は第３図の回路各部の信号波
形、第５図は本発明に基づく電子時計用回路の別の一例
、第６図は本発明に基づく電子時計用回路のもう１つの
別の一例、第７図は本発明に基づく電池電圧の分圧回路
である。 １・・睡コンデンサー ２・・ａＮチャネネルＯ８）う／ラスタ３・・φＰチャ
ネルＭＯ８）ランジスタ４・・＃Ｎチャネネル０８トラ
ンジスタ５・・−通常に電源を投入した場合 ６・・−電源ＯＦＦ直後に電源を再投入した場合 ７・・−電源投入時に電池の接点にチャタリングがある
場合 ８・・・論理的スレシュホールドレベル９・ｍａ’Ｎチ
ャネルＭＯ８）ランジスタ１（１・・・ＰチャネルＭＯ
８）ランジスタ９− １１・・、ＰチャネルＭＯ８）ランジスタ１２・・・コ
ンデンサー １３・・・ＰチャネルＭＯ８）ランジスタ１４・・・Ｎ
チャネルＭＯ日トランジスタ１５１１・・ＮチャネルＭ
Ｏ８）ランジスタ１９・・・分圧用抵抗 加・・・分圧用抵抗 Ｓｌ ・・ｖｓｓ１端子信号 Ｓ、 ・・コンデンサーの端子信号 Ｓ３ ・・回路の出力信号 Ｓ４ ・・インバーターの出力信号 ８ｓ ・Φコンデンサーの端子信号 Ｓ６ ・・回路の出力信号 Ｓ７ ・・ｖｓＢＲ端子信号 ８０ ・・ＶＢＢ凰端子端子 信号 ・・ＶＤ八へ子信号 ”１Ｇ ・・ＶＤＤ端子信号 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最 上 務 −１（１− ■＄ −４２９−
図の回路各部の信号波形、第３図は本発明に基づく電子
時計用回路の一例、第４図は第３図の回路各部の信号波
形、第５図は本発明に基づく電子時計用回路の別の一例
、第６図は本発明に基づく電子時計用回路のもう１つの
別の一例、第７図は本発明に基づく電池電圧の分圧回路
である。 １・・睡コンデンサー ２・・ａＮチャネネルＯ８）う／ラスタ３・・φＰチャ
ネルＭＯ８）ランジスタ４・・＃Ｎチャネネル０８トラ
ンジスタ５・・−通常に電源を投入した場合 ６・・−電源ＯＦＦ直後に電源を再投入した場合 ７・・−電源投入時に電池の接点にチャタリングがある
場合 ８・・・論理的スレシュホールドレベル９・ｍａ’Ｎチ
ャネルＭＯ８）ランジスタ１（１・・・ＰチャネルＭＯ
８）ランジスタ９− １１・・、ＰチャネルＭＯ８）ランジスタ１２・・・コ
ンデンサー １３・・・ＰチャネルＭＯ８）ランジスタ１４・・・Ｎ
チャネルＭＯ日トランジスタ１５１１・・ＮチャネルＭ
Ｏ８）ランジスタ１９・・・分圧用抵抗 加・・・分圧用抵抗 Ｓｌ ・・ｖｓｓ１端子信号 Ｓ、 ・・コンデンサーの端子信号 Ｓ３ ・・回路の出力信号 Ｓ４ ・・インバーターの出力信号 ８ｓ ・Φコンデンサーの端子信号 Ｓ６ ・・回路の出力信号 Ｓ７ ・・ｖｓＢＲ端子信号 ８０ ・・ＶＢＢ凰端子端子 信号 ・・ＶＤ八へ子信号 ”１Ｇ ・・ＶＤＤ端子信号 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士最 上 務 −１（１− ■＄ −４２９−
Claims (1)
- 【特許請求の範囲】 １１１少なくとも時間基準源としての発振器、分周器、
表示手段、電源用電池、電源用電池電圧を降圧する降圧
電圧発生回路によって構成される電子時計に於いて、コ
ンデンサーとスイッチング素子Ａで並列回路を構成し、
該並列回路と直列にスイッチング素子Ｂを接続し、前記
並列、直列回路に降圧電圧発生回路により降圧された電
圧を供給し、該降圧電圧が電池電圧を特定の比に分圧し
た電圧よシ高い場合にはスイッチング素子ＡＯＦＦＬ、
かつスイッチング素子ＢをＯＮし、該降圧電圧が電池電
圧を特定の比に分圧した電圧よシ低い場合にはスイッチ
ング素子ＡをＯＮし、かつスイッチング素子ＢをＯＦ’
Ｆにすることを特徴とする電子時計用回路。 ＋２１スイツチング素子ＡにＰチャネルＭＯ’＋３）−
Ｊ１− ンジスタＡ、スイッチング素子ＢＫＮチャネルＭＯ８ト
ランジスタＢを使用し、該ＰチャネルトランジスタＡの
ゲートはそれぞれのソースに前記電池電圧を特定の比に
分圧した電圧を供給したＰチャネルトランジスタＣとＮ
チャネルトランジスタＤによって構成されるインバータ
ー回路のドレインに接続し、該インバーター回路のゲー
トは降圧電圧の低電位側に接続し、Ｎチャネルトランジ
スタＢのゲートは前記電池電圧を特定の比に分圧した電
圧の低電位側に接続し、降圧電圧の高電位側と前記電池
電圧を特定の比に分圧した電圧の高電位側を接続したこ
とを特徴とする特許請求の範囲第１項記載の電子時計用
回路。 Ｃ３１スイッチング素子ＡＫＮチャネルＭＯＢ）ランジ
スタＡ、スイッチング素子ＢにＰチャネル間Ｏ８）ラン
ジスタＢを使用し、該チャネルトランジスタＡのゲート
はそれぞれのソースに前記電池電圧を特定の比に分圧し
た電圧を供給したＮチャネルトランジスタＣとＰチャネ
ルトランジスタＤによって構成されるインバーター回路
のドレイン２− に接続し、該インバーター回路のゲートは降圧電圧の高
電位側に接続し、ＰチャネルトランジスタＢのゲートは
前記電池電圧を特定の比に分圧した電圧の高電位側に接
続し、降圧電圧の低電位側と前記電池電圧を特定の比に
分圧した電圧の低電位側を接続したことを特徴とする特
許請求の範囲第１項記載の電子時計用回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10362582A JPS58219478A (ja) | 1982-06-16 | 1982-06-16 | 電子時計用回路 |
| GB08224917A GB2109185B (en) | 1981-09-03 | 1982-09-01 | A detecting circuit for an electronic timepiece |
| US06/414,208 US4436436A (en) | 1981-09-03 | 1982-09-02 | Detection circuit for an electronic timepiece |
| HK104/87A HK10487A (en) | 1981-09-03 | 1987-01-28 | A detecting circuit for an electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10362582A JPS58219478A (ja) | 1982-06-16 | 1982-06-16 | 電子時計用回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219478A true JPS58219478A (ja) | 1983-12-20 |
Family
ID=14358946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10362582A Pending JPS58219478A (ja) | 1981-09-03 | 1982-06-16 | 電子時計用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219478A (ja) |
-
1982
- 1982-06-16 JP JP10362582A patent/JPS58219478A/ja active Pending
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