JPS58219595A - アクテイブ・マトリツクス表示体用ｉｃ基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は同辺駆動回路１に′Ｉ７３蔵した了クチイブ・
マトリックス表示体用ＩＣ基板に関する。

従来アクティブ・マトリックス用工Ｃ基根ハ、表示部分
のみで構成され、マトリックスの駆動部分は工Ｃ基叡と
ボンティング等により接続された外部の０ＭＯ８−ＩＣ
チップに、Ｊ、ｖ調成されていた。第１図はアクティブ
・マトリックスの表示部分を示し表示部分１は（ｎＸｃ
ｏ）コのセル２が配列されている。谷セルにはグー）＃
！Ｇ　ｉ・とデータ１１１Ｄｊが１己線されており、こ
の２つの侶勺１１Ｍの父点となるセル？選択してデータ
ーＤｊからデータケ各セルＶＣ＞ａき込む。各セルはト
ランジスタＴ１ｊとデータ保持用の容１（Ｃ１ｊ力）ら
横ｂＶ、されて、ｗＡ！ＩｕＩ点Ｖｉ、ｌから液晶等の
表示体會駆動する。例えばここにテレビの画１表示（１
″行うと′１′＾と、テレビ用の映像信号が各タイミン
グに応じてデータＴばから、その時の走４Ｍ位ｉハにあ
たるゲート−を選択することによＶ谷セルに順法データ
を書いてゆく。このためには定食位置に合致したゲート
巌葡選拭する１ａ号に問グート轟け１〜（）ｎに与λ１
、又ぞの走査位ｉｔにおけるデータケ、横方向へ走査し
て１き込むためにデータ線に送り込むだめの周辺回路が
必蛯となる、 ところが、この１〜辺回路と、この了クチイブ・マトリ
ックス基板の接続は、ｎ＋ｍ箇所必要となり、実除は４
００〜８００本となりかなり大変でありコスト的にも縞
くつくや又周辺駆動回路自体も通當消貸′亀力を低減す
る意味でＯＭ　０日−ＬＳＩが用いられる〃ふ、このた
めに必要なチップ０が１０コ〜２０コで、やはり、アセ
ンブルが大変でチップ目体のコストも力）なり過き゛る
。従ってこの周辺回路１７Ｉ０基似に内蔵することが最
もよいがトに挙げるような問題点がある。

…　’ｌ’＋　ｉｉの場合は０Ｍ０ＥＩ技術が１史える
が、一般にマトリックスエ１６＆はＮ−ＭＯＳ、父はＰ
−ＭＯＳであり、普通に駆動回路ｔ−ｍ成すると消鷺亀
力が人きすき゛て使いものにならない。又ＩＣ基叡り０
ＭＯ８にすると、製造プロセスが複雑になり１″ざる。

＋２１　　駆動回路外付の場合には１分割されているの
で歩留は問題ないが、内蔵すると歩留が１００チ近く々
いと、駆動回路の一部の不良により、工Ｃ基板全体が不
良となる。

本発明はかかる点１＊みてなされたものである。

本発明の目的は、アクティブ・マトリックス表示体用基
板内に、Ｎ−ＭＯＢ又はＰ−ＭＯＢにょる極低消費電力
の周辺駆動回路全面歩留９でｍ成する方法ｔ−提供する
ことにある、 本発明にて用いる周辺駆動回路はブートストラツ’７回
Ｆ！８ｔ−利用した静止電流０のクロック人力ヲ直接ス
イッチングｘｉとするタイナミックシフトレジスタ會中
心に画成される。

第２図は本発明で用いるゲート線側の駆動回路の一例で
ある。シフトレジスタセル５は４つのトランジスタ７〜
１０と１つのブートストラップ容Ｊｉｔ６よ、ａｍｉさ
れる、クロックはφ、とφ、の２相でありスタートパル
ス８１人力により′″１”電位が順次クロックに同期し
て転送してゆく、各シフトレジスタの出力Ｄｌｒ、Ｄｎ
がゲート線に人力されて、この鯖果紀３図に示す如く、
順次各グート線葡選釈してゆく。このシフトレジスタｖ
ｃ要求されることぐよ、テレビの走介の場合フレーム周
波数が１／６０Ｈ２″Ｃあるので走査スピードが遅いの
で、通常のダイナミック動作ではむず力）しいことと、
ゲート線には帖１−　Ｐ　Ｆの寄生谷猷があると同時に
表示線のセル内のトランジスタ會完全にＯＮにするため
にはデータ線の最大電圧にパックゲート効果を考慮した
シキイ値？加えた分よシ更に大きな’４８Ｅ’に印加し
なければならないことである。このため、シフトレジス
タ入力には人カドランスファゲートトランジスタ７ケ用
いて、Ｔ１〜ＴＮに一担蓄えてからブートストラップ容
ｗｋＹＣ，ｒ、す、Ｄ、〜Ｄｍ　Ｋ”１”？１き込む。

もしこのトランスファゲートを用いないと、ＤＩとＴ、
ＩＤ、とＴ８・・・・・・と短絡され、フートストラッ
プ容量ケグー）　Ｎ　谷ｆｉｔＯＧｉよりすつと大きく
する必要があり、パターンが大きくなってＪ歩留り？低
下させる。又Ｄ１〜Ｄｍの”１″に１き込１れた後、°
０″に放電するためｖｃはトランジスタ１０　ＩＣＴ＊
　Ｔｉｅ接続するのみでよいが、このシフトレジスタが
低周波ｆ動作する場合、わずかのリークに対しても動作
不良となるので、歩留り會同上させ、動作ケ安屋化させ
るため１ｃ１４を位固ずトランジスタ９１を追加して、
クロック（７）半ＦＭ期母Ｋ“０ルベルにリフレッシュ
してやる。

第４図は本発明によるデータ線側の駆動回路の一例であ
る、シフトレジスタセル１４はブートストラップ谷１１
１６と動作に必要なトランジスタ１７．１８によすＷ４
成され一初段へは人力ゲート１５に介してスタートパル
スＳＰｔ印加する。又各シフトレジスタ出力Ｓ、〜Ｓｍ
はサンプルホールドトランジスタＨＩ−Ｈｍに人力され
、走査１１′ｗｔに同期してビデオ人力Ｖ、Ｓ、（映像
＠号又はデータ１き込み＠号）ケデータ１ｉｆｃ寄生す
る′ｉ４瑣ＱＤ。

〜０１１ｍにサンプルホールドさせる。データ線側駆勲
回路は一走査線内で全ての処理全行うため高速であり、
リーク電流の考慮は余りしなくてよいが逆に高速動作音
確保することと、高速のために増大する消費電力を押え
ることを考慮する必要がある。このために、シフトレジ
スタのクロックは２相でなく４相以上を用いるのがよい
。同一の転送率で同一のビットａ會確保するためにはク
ロックが２相から４相になればクロックラインφ、〜φ
。

で消費する電力は半分になる。又８相になれはその半分
となる。このシフトレジスタｔｉのビット中１ビットし
か′″１１になっていないのでクロック以外での電力消
費は少ない、、従って本方式の採用により、周辺駆動回
路はモノチャネルｒｓ成に本かかわらすＯ’ＭＯ８並の
低電力とすることが可能である。シフトレジスタの出力
８．〜ＳｍはサンプルホールドトランジスタＨ，−Ｈｍ
Ｆｃ入力されるのみでここに寄生する容量はそう大きく
ない、、ｖＥってＳ１〜ｓｍ　Ｋ直接小面積で偶成され
るブートストラップ容置１６１Ｃ接想することが可能と
なる。サンプル・ホールドトランジスタＨ１〜Ｈｍ　１
９はかなりの高速スイッチングが要求されるが、そのゲ
ート人力にはブートストラップ動作により、第５図に示
す０日＜クロック匍号の２倍近い振幅で印加されるので
、非富に高速でスイッチングできるという利点がある。

第６図はこれら會実１祭にアクティブ・マトリック基柳
に配置した場合を示している。データ１１１１１シフト
レジスタ５５．３６と及び最終段の帰還＠刀全形）Ｎ、
するダミーセル３７．３８とｆ’ンプルホールド用トラ
ンジスタＨ０〜Ｈｍがあり上下対照に配列される。又ゲ
ート側シフトレジスタ５１．３２とダミー３３６５４は
左右対照に配列される。本来（資）辺回路は両側対照で
なく、片方のみでよいが歩留ケ考慮してシフトレジスタ
列１１−ａ敬用意する。

当然４列でも、８列でもよいが、ここでＱま２列の例を
示す。更に各入力部は、フｄ−ティング防止のため、図
には示してないがプルタウン又はプルアップ抵抗が接続
されており、入力ゲオーブンにしても電気的には一ポの
ポテンシャルに保たれるようにする。

各周辺回路の入出力端子は独立に検倉や後で述べる欠陥
救済のために独立にＩＣ基板から取り出せるように配置
する。

本発明に用いる周辺駆動回路は更に歩留り牧舎のため、
シフトレジスタに不良が発生した場合は修正全実行し不
良ビットの切り捨てや、一方のシフトレジスタ會殺すこ
と全実行して、実効的歩留ケ確保するように工夫しであ
る。

まずデータ側の駆動回路中のシフトレジスタは歩留りが
５０係以上の場合上下どちらかのシフトレジスタ（５５
ｏｒ３６）は必ず動作するので動作する力のシフトレジ
スタに人力するクロック人力φ、〜φ、のパッドのみに
、クロック（ｌ１号ケ接続する。又クロック人力は左右
どちらでもよいが途中で断線している場合は両側から人
力する。又スタートパルス人力は接続するが、リセット
人力はオニーｙンでよい。又動作させない刀のシフトレ
ジスタはクロック人力とスタートパルス人力會オーブン
にするとプルタウン抵抗により基板と同電位となりシフ
トレジスタは全く動作しないと共に全く′電流は消費し
ない。このクロックを直接スイッチング電源とするシフ
トレジスタ・は、定電源全用いていないので、単にクロ
ック全配線しないだけで延力消費１ｃＯにできるという
大きな％命がある。

第６図の配置シにおいて、もしサンプルホールドトラン
ジスタが不良の場合は、その不良トランジスタのデータ
線とトランジスタのＡｔ　Ｈｋレーザに、Ｊ、り切断し
、切り離されたトランジスタ側のシフトレジスタは動作
停止にしておく。又ｍ本のうちのいずれかのデータ線が
途中で断線していた場合は、両側のシフトレジスタ塗並
列細作させる。但し消質電力がその分増加するので、断
線している部分のみ動作させて必要外のビットはクロッ
クライ゛／φ、〜φ、の途中欠レーザにより切断してお
くのもよい。

タイミング側のシフトレジスタは各ビットの出力同志が
直接接続されているので、不良ビットが同一位置、又は
その互いに前後２段以内にある場合を除いて、両側のシ
フトレジスタに不良ビットが存在しても１．完全に修正
可能である。第６図において、右又は左側のシフトレジ
スタが少なくともどちら力）−力が完全に動作するなら
ば、動作させる方にはクロックφＩＧｌφ！Ｇとスター
トパルスｓｐａ’ｔｚ接続し、又動作させない力のシフ
トレジスタのクロック、スタートパルス人力はオーブン
にすると、プルダウン抵抗により自動的に基板と同一１
１位となり、動作させない方のシフトレジスタの出力は
高インピータンスの秋態に保たれる。

この結果　に入力の接続のみで、シフトレジスタの選択
が可能である。もし両方のシフトレジスタに不良がある
場合、例えば第７図の如く不良ビットが５２＊５３＋５
ａの如く存在すると、まず左側のシフトレジスタ５０力
）ら入力して不良ビットの２ビット手前刀１ら（／Ｐ４
１還用の信号が必波なので）右側へ移し、又不良ビット
５３の２ビット手前から又左へ移し同様に更に不良ビッ
ト５４から右へ移すというように自在にできる。これは
レーザ１用いて単に移す位置で配線會切断するだけで事
足りる。もし不良ビットの出力がリークしている場合（
リークにより不良の場合）、それがシフトレジスタ自行
のリークであればゲート線とシフトレジスタ？切り離せ
ばよい。又ゲート線が途中で断線している」４合は、そ
のゲート線の両１１ｊｌのシフトレジスタは同時に並列
に動作させる。又クロツクラインが不良の場合は、不良
の部分χ切Ｖ離して両ｆｕｌｌ　Ｇ）クロックラインか
らドライブしてもよい。

このようにタイミング側のシフトレジスタは特殊な不良
の発生の状況に除けば、もし両方のシフトレジスタに不
良があっても９０％以上の割合で修復可能である。

本発明に用いるシフトレジスタは、極低消費電力と、高
歩留’ＤＴｒ％俤とするものである。シフトレジスタは
、電源ケクロツク入力として直接スイッチング−するこ
とにより、ＣＭ（Ｊ８の如く富に足帛バイアス’ｋＬ１
］加することと異なり微少なリークによる静止電流は少
なく、又ブートストラップによるタイナミツク力式の採
用により、１ビット当りの素子砂は５トランジスタ１０
ＭＯ８は１０）と少ないので動作電力も少なく、合計し
て０ＭＯ８タイプ、Ｊ：りむしろ、全体の消費電力はぐ
つと少なく、例えばクロック振１１輪１０Ｖの時にデー
タ側は１１４）１１４相クロツク、２００′ビツトで約
１．０　ｍＡ　Ｉタイミング側ｔよ１６ＫＨｚで０．０
２　ｃｎ　Ａである。

又この方式のシフトレジスタはブートストラップ１助作
により高速動作′に保証してくれる、又回路が＋ｉｌ　
準なことにより、シフトレジスタの初期歩留は高く、画
素セル２．０ｏｘ２００＝４万個の良品率が５０％の時
、シフトレジスタ１系列当り７０％であり１両側のどち
らかの選択音して９０チ、前述の１参上ケ実行して９９
チの良品率であり、内蔵することによる歩ｖＩＩりの低
下全完全に防止できた。

第８図には、本実姉例の実際の機能部分の配置？ｌｌケ
示−ｆ、、四辺ノヒの工０５９の中央部に画素部分１ヶ
配處し、各データ線及びゲート線の姑長上に周辺回路４
０＋４１．４２・４５’ｉ配置するが。

ｌｉｉ！ｌ素部分１色部分１回路のｌＶｃ欲晶を封止す
るためのシールｋａけるためのシール領域４６とする。

シールには通常、エポキシ系の接着剤に液晶層のギャッ
プ厚みケ保つためのグラスファイバー等のギヤツブ剤會
混合したものを用いる、従って、シール領域４６には、
パネル組立時に、非常に大きな圧力が力１１わるので、
もし、シール領域に能動素子が存任した場合には素子が
破壊される可能性がある、このため、本実施例ではシー
ル領域には。

各データ線及びゲート線？配置するのみで能動素子は配
置していない１．、また、各周辺回路の端子の取出し用
バッドは了クチイブ・マトリックス基板の四辺形の各頂
点の近傍に配置してＩＣ基板の端間から画素部１での距
離を短くしている。更に。

パネルの上４板の透明電極との上下導通用のＭパッドを
図のゲート線及びデータ線の周辺回路の間にＨψけてい
る。

ＩＣ基物上に、以上のように各機能部分音配置すること
により、画素部以外のＩＣの面積を削減でき、本アクテ
ィブマトリックスディスプレイをアッセンブルする際の
自由度音大きくし、更に。

千ツブサイズ業小さく押えることができるので。

ウェハーあたりの採り細砂が増え、コヌトｊ−押えるこ
とがてきる。

以上の結果、アクティブマトリックス用ＩＯＪ。

板内に周辺回路をコンパクトに内蔵することが可能どな
り、ボンディングむけ２０〜３０本程度となり、大巾な
生産性の同上及び笑装設計上の自由間の拡太欠図った効
果は太きい。

【図面の簡単な説明】

第１１図は従来の表示用アクティブ・マトリックス用Ｉ
Ｃ４機の構成を示し、第２図・第４図は本発明に用いる
周辺駆動回路の１例、第３図＋ｉｓ図はその動作會示す
。第６図は本発明による周辺駆動回路？内蔵したアクテ
ィブ・マトリックス用ＩＣ基板の構成例、４７図はタイ
ミング１１１１ＩシフトＤ１〜Ｄｍ・・・データ線 ｖ、ｓ・・・・・・ビデオ＠号 φ、〜φ１．φ、Ｇ〜φ２Ｇ・・・クロックＳＰ、８Ｐ
Ｇ・・・スタートパルス ０　、　＋）　Ｇ・・・・・・シフトレジスタ出力Ｈ１
〜Ｈｍ　・・・・・・サン１ルホールド・トランジスタ
ト・・画素部 ５・・・シフトレジスタセル（ゲート側）６・・・ブー
トストラツ７’ＪＪｔ ７〜１０・・・トランジスタ １４・・・シフトレジスタセル（データ側）１６・・・
ブートストラップ容喰 １７・１８・・・トランジスタ １５・・・入力ゲート １９・・・サンプルホールドトランジスタＳ１・３２＋
５５＊３６・・・シフトレジスタ３３．３４．３７．３
８・・・シフトレジスタダミーセル ３９・・・アクティブ・マトリックス用ＩＣ基板４０．
４１・・・データ線駆動周辺回路４２＊ＡＳ・・・ゲー
ト−１駆動周辺回路４４・・・ボンディング用パッド ４５・・・土下導曲バット ４６・・・シール領域 以　　　上 出願人　株式会社卵彷梢工舎 代理人　弁理士□最上　　務 第１１閲

Claims (1)

1. 【特許請求の範囲】 （１）　データ線とゲート編のマトリックスにより構成
   されるアクティブ・マトリックス表示体用ＩＣ基板にお
   いて、前記ＩＣ基機内にデータ線及びゲート巌を駆動す
   べく、各々にシフトレジスタ列？含む周辺駆動回路がＶ
   ′３賦されており、前記シフトレジスタ列は、クロック
   人力を直接スイッチング電源とするダイナミックシフト
   レジスタにより構成される事ｔ％命とするアクティブ・
   マトリックス表示体用ＩＣ基板。 （２）　　ゲートＩｙｉｌＴｔ駆勧するシフトレジスタ
   列におけるｌｉＪ段力電力１段へのテータ転送は、トラ
   ンスファケートデ介して行ない、更に前６Ｃトランスフ
   アゲート＝介した入力とクロック＠号との間に、ブート
   ストラップ各憤會接続する横這のシフトレジスタ列用い
   た半勿％伜とする特許請求範囲第１項記載のアクティブ
   ・マトリックス表示体用ＩＣ基板。 （３）　ゲート線？駆ｖ′ｆるシフトレジスタ列の各段
   ハ、クロック１き号により＠０”電位にリフレッシュす
   るトランジスタを備えている早ｇ／特徴とする特許請求
   の幀ｖＪＵ第二項記載のアクティブ・マトリックス表示
   体用ＩＣ基板。 （４１データ線はサンプル・ホールドトランジスタを介
   して駆動され、シフトレジスタ列の各段の出力はブート
   ストラップ動作にＪ：す、クロック信号の県幅より過大
   な振幅の１癌焉として前記サンプル・ホールドトランジ
   スタのゲートに印加する早を特徴とする特許請求の範囲
   第１項記載のアクティブ・マトリックス表示体用工０２
   Ｉｉ板。 ゛（５１データ線１１１１１の駆動回路に含まれるシフ
   トレジス、り列は４相のクロックパルスにより動作ｆる
   ことを％命とする特許請求の範囲第４項記載のアクティ
   ブ・マトリックス表示体用ＩＣ基板、（６）　　シフト
   レジスタ列奮含む周辺駆動回路は表示ｉ）ｂ分ケはさん
   で対称に複数個配列され、各人力の有無により複数個の
   うちの１個全選択すること′？−ｆｒｊ伜とする特許請
   求の範囲第１項記載のアクティブ・マトリックス表示体
   用ＩＣ基板。 （７）　　周辺駆動回路’ｋＩＩＩ成する複数のシフト
   レジスタ列のクロック入力は複数個の入力端子全備えて
   いる事會特憎とする特許請求の範囲第６項記載のアクテ
   ィブ・マトリックス表示体用ＩＣ基板。 ＩＢＩ　　ケート線ｆＵＪＡ動するｒＡ数のシフトレジ
   スタ列の各共通段の出力は、グー）ａｌ’に介して直接
   、接続されている！Ｉ４ｔ：　４？ψとする特、昨ａ青
   求の範囲第６項記載のアクティブ・マトリックス表示体
   用ＩＣ基板。 （０）　　同辺駆句回路全惰戚する襟０のシフトレジス
   タの接地脚は−ＩＣ基板の基板電位と分離する事が可能
   である場を特徴とする特許請求の範囲第１項記載のアク
   ティブ・マトリックス表示体用ＩＣ２！ｌ！Ｉａ。 ｏｎ　　ｍ記周辺駆動回路を構成する複蔵のシフトレジ
   スタの最終段の出力端子を設けたことｔ特命とする特許
   請求の範囲ムル１項記載の了りチイブマトリックス表示
   体用ＩＣ基機。 ００　　了クチイブマトリックス表示体用ＩＣＡａに於
   いて、データ線とグー）　１７がマトリックス状に１１
   １２んだ画素部分ケ中央部に配置し、各データ線及びゲ
   ート線會駆動する周辺回路を各データ線及びゲートｖ１
   １の延長した部分に配置し、かつ、前記画素部分と周辺
   回路部分の間に液晶Ｉ−のシール拐形戚９Ａ域ケ配置Ｆ
   ４．シフ（こと葡特俸とする特許請求の範囲第１坦記載
   のアクディプ・マトリックス表示体用ＩＣ基板。 ０２　　前ＩＩ己データ想及びグー＋＃ｊｊｔ−駆動す
   る周辺回路のクロック入力、スタートパルス人力、デー
   タ出力、ビデオ入力の各端子接続用のボンデイングパッ
   ドケ画素部及び周辺駆動回路部以外の四辺形の頂点近傍
   に配置１１したことｔ％賛とする特許ｆｉｉｌＪ求の範
   囲第１１項記載のアクティブ・マトリックス表示体用Ｉ
   Ｃ基板。