JPS58219821A - アナログ入力信号選択方法 - Google Patents
アナログ入力信号選択方法Info
- Publication number
- JPS58219821A JPS58219821A JP10264582A JP10264582A JPS58219821A JP S58219821 A JPS58219821 A JP S58219821A JP 10264582 A JP10264582 A JP 10264582A JP 10264582 A JP10264582 A JP 10264582A JP S58219821 A JPS58219821 A JP S58219821A
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- Japan
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- analog input
- block
- blocks
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、保持用キャパシタを有するアナログ入力選択
回路におけるアナログ入力信号選択方法の改良に関する
ものである。
回路におけるアナログ入力信号選択方法の改良に関する
ものである。
第１因ｆ′ｉ保持用キャパシタを有するアナログ入力選
択回路の一例を示す構成接続図で、フライング・キャパ
シタ方式を変形したものである。Ｂ１はアナログ入力選
択回路の１番目のブロックで、 ”ＲＩＪａ−Ｒｌｊｂ
はこの１ブロツクにおける相対アドレスｊのアナロ
グ入力端子に接続する入力抵抗、Ｃ１ｊはこの入力抵抗
Ｒ１ｊａ・Ｒｌｊｂ Ｋ接続するフィルタ用の入力キ
ャパシタ’ Ｓｉｊはこの入力キャパシタＣ１ｊの両端
子に接続する二極単投式の初段スイッチ、Ｃ１は初段ス
イッチ８ｉ（＝”８１ｍに並列に接続する保持用キャパ
シタ、Ｓｌはこの保持用キャパシタＣ１の両端子に接続
する二極単投式のブロック・スイッチである。これらの
プＵツク・スイッチＳ、〜Ｓｎ は信号処理装置ＳＰＵ
のアナログ入力端子に共通に接続する。ＡＩは信号処理
装置ＳＰＵから初段スイッチ駆動信号ＰＳおよび相対ア
ドレス選択信号ＡＤＨを入力して初段スイッチＳｈ〜Ｓ
１ｍ を選択駆動するアドレス・デコーダである。信号
処理装置Ｓ Ｐ Ｕはブロック・スイッチ駆動信号ＢＳ
、〜ＢＳｎにより各ブロックＢ、〜Ｂｎのブロック・ス
イッチＳ、〜Ｓｎを選択駆動する。
択回路の一例を示す構成接続図で、フライング・キャパ
シタ方式を変形したものである。Ｂ１はアナログ入力選
択回路の１番目のブロックで、 ”ＲＩＪａ−Ｒｌｊｂ
はこの１ブロツクにおける相対アドレスｊのアナロ
グ入力端子に接続する入力抵抗、Ｃ１ｊはこの入力抵抗
Ｒ１ｊａ・Ｒｌｊｂ Ｋ接続するフィルタ用の入力キ
ャパシタ’ Ｓｉｊはこの入力キャパシタＣ１ｊの両端
子に接続する二極単投式の初段スイッチ、Ｃ１は初段ス
イッチ８ｉ（＝”８１ｍに並列に接続する保持用キャパ
シタ、Ｓｌはこの保持用キャパシタＣ１の両端子に接続
する二極単投式のブロック・スイッチである。これらの
プＵツク・スイッチＳ、〜Ｓｎ は信号処理装置ＳＰＵ
のアナログ入力端子に共通に接続する。ＡＩは信号処理
装置ＳＰＵから初段スイッチ駆動信号ＰＳおよび相対ア
ドレス選択信号ＡＤＨを入力して初段スイッチＳｈ〜Ｓ
１ｍ を選択駆動するアドレス・デコーダである。信号
処理装置Ｓ Ｐ Ｕはブロック・スイッチ駆動信号ＢＳ
、〜ＢＳｎにより各ブロックＢ、〜Ｂｎのブロック・ス
イッチＳ、〜Ｓｎを選択駆動する。
第２図は第１図の回路において、従来の信号選択方法を
説明するための各制御信号のタイムチャートである。相
対アドレス選択信号ＡＤＨにより相対アドレス１が選ば
れた状態で初段スイッチ駆動信号ＰＳが１１′ になる
と、アドレス・デコーダＡ、〜Ａ、によシ各プ目ツク内
の相対アドレス１の初段スイッチＳ、、Ｉｓ２．〜Ｓｎ
、がオンとなり、入力キャパシタＣ１ｌ ＊ ＣＨ〜Ｃ
ｎ、に入力信号によシ充電された値を保持用キャパシタ
Ｃ１〜Ｃｎ に移動する。
説明するための各制御信号のタイムチャートである。相
対アドレス選択信号ＡＤＨにより相対アドレス１が選ば
れた状態で初段スイッチ駆動信号ＰＳが１１′ になる
と、アドレス・デコーダＡ、〜Ａ、によシ各プ目ツク内
の相対アドレス１の初段スイッチＳ、、Ｉｓ２．〜Ｓｎ
、がオンとなり、入力キャパシタＣ１ｌ ＊ ＣＨ〜Ｃ
ｎ、に入力信号によシ充電された値を保持用キャパシタ
Ｃ１〜Ｃｎ に移動する。
次にブロック・スイッチ選択信号ＢＳ、が１１１になる
とブロック・スイッチＳ、はオ／となり、保持用キャパ
シタＣ４に充電された値が信号処理装置ＳＰＵに読込ま
れる。以下ブロックＢ、内の全ての相対アドレスについ
て同様に繰返し、次に異なるブロックについて同様に繰
返し、全てのブロックにわたシ、入力信号を前記信号処
理装置ＳＰＵに読込む。
とブロック・スイッチＳ、はオ／となり、保持用キャパ
シタＣ４に充電された値が信号処理装置ＳＰＵに読込ま
れる。以下ブロックＢ、内の全ての相対アドレスについ
て同様に繰返し、次に異なるブロックについて同様に繰
返し、全てのブロックにわたシ、入力信号を前記信号処
理装置ＳＰＵに読込む。
上記の方法では、１点の入力信号ｅｌｊを信号処理装置
に読込む度に、入力キャパシタｃｉｊに充電された値を
保持用キャパシタＣｉに移動する必要があるため、−全
点をスキャンするには多くの時間管必要とし、スキャン
速度があがらないという欠点がある。
に読込む度に、入力キャパシタｃｉｊに充電された値を
保持用キャパシタＣｉに移動する必要があるため、−全
点をスキャンするには多くの時間管必要とし、スキャン
速度があがらないという欠点がある。
第３図は保持用キャパシタを有するアナログ入力選択回
路の第２の従来例を示す構成接続図で、フライング・キ
ャパシタ方式を用いている。５ｉｊｆは入力抵抗Ｒ１ｊ
ａｌＲ１ｊｂ に接続する二極双投式の初段スイッチ
、Ｃ１ｊｆ ｔｌこの初段スイッチ５１ｊｆの２つの
共通端子間に接続する保持用（但しフィルタ機能も有す
る）キャパシタ、Ｓｉｊ、 Ｆｉｌｌｔｌ記初段スイッ
チに直列に接続する半導体スイッチ、ｓｌは一方の極が
この半導体スイッチＳｉ ｊ＠ に接続し他方の極が
前記初段スイッチに接続する２極単投式のブロック・ス
イッチで、このブロック・スイッチＳ、〜Ｓｎ は信号
処理装置ＳＰＵのアナログ入力端子に共通に接続する。
路の第２の従来例を示す構成接続図で、フライング・キ
ャパシタ方式を用いている。５ｉｊｆは入力抵抗Ｒ１ｊ
ａｌＲ１ｊｂ に接続する二極双投式の初段スイッチ
、Ｃ１ｊｆ ｔｌこの初段スイッチ５１ｊｆの２つの
共通端子間に接続する保持用（但しフィルタ機能も有す
る）キャパシタ、Ｓｉｊ、 Ｆｉｌｌｔｌ記初段スイッ
チに直列に接続する半導体スイッチ、ｓｌは一方の極が
この半導体スイッチＳｉ ｊ＠ に接続し他方の極が
前記初段スイッチに接続する２極単投式のブロック・ス
イッチで、このブロック・スイッチＳ、〜Ｓｎ は信号
処理装置ＳＰＵのアナログ入力端子に共通に接続する。
Ａｉ ＃′ｉ信号処理装置ＳＰＵからブロック・スイッ
チ駆動信号ＢＳＩおよび相対アドレス選択信号ＡＤＲｔ
入カして半導体スイッチＪ１６〜５１ｍ５ を選択駆
動するアドレス・デコーダである。信号処理装置ＳＰＵ
はブロック毎に異なる初段スイッチ駆動信号ＰＳｌ に
より初Ｒ２イ’） ｆ Ｓｉ ＋ ｆ−８１ｍ１ を
共通に制御し、ブロック・スイッチ駆動信号ＢＳｉ
によってブロック・スイッチＳｉを制御する。
チ駆動信号ＢＳＩおよび相対アドレス選択信号ＡＤＲｔ
入カして半導体スイッチＪ１６〜５１ｍ５ を選択駆
動するアドレス・デコーダである。信号処理装置ＳＰＵ
はブロック毎に異なる初段スイッチ駆動信号ＰＳｌ に
より初Ｒ２イ’） ｆ Ｓｉ ＋ ｆ−８１ｍ１ を
共通に制御し、ブロック・スイッチ駆動信号ＢＳｉ
によってブロック・スイッチＳｉを制御する。
第４図は第３図の回路における信号選択方法を説明する
ための各制御信号のタイムチャートである。初段スイッ
チ選択信号ＰＳ、が１′ になるとブロックＢ１ の初
段スイッチ８ＨＩＮＳ７ｍｆ が入力側から信号゛処
理装置側に同時に切換わる。この状態で相対アドレス選
択信号で相対アドレス１を選ぶとともにブロック・スイ
ッチ選択信号ＢＳ、を′１′ とすると、半導体スイッ
チＳｓ、ｓおよびブロック・スイッチＳ、がオンとなり
、保持用キャパシタＣｎｆに充電された値が信号処理装
置ＳＰＵに読込まれる。以下ブロックＢ、内の全ての相
対アドレスについて同様の動作を繰り返し、次に異なる
ブロックに関する初段スイッチ選択信号ＰＳｌについて
同様に繰返し、全てのブロックにわたり、入力信号を前
記信号処理装置ＳＰＵ に読込む。
ための各制御信号のタイムチャートである。初段スイッ
チ選択信号ＰＳ、が１′ になるとブロックＢ１ の初
段スイッチ８ＨＩＮＳ７ｍｆ が入力側から信号゛処
理装置側に同時に切換わる。この状態で相対アドレス選
択信号で相対アドレス１を選ぶとともにブロック・スイ
ッチ選択信号ＢＳ、を′１′ とすると、半導体スイッ
チＳｓ、ｓおよびブロック・スイッチＳ、がオンとなり
、保持用キャパシタＣｎｆに充電された値が信号処理装
置ＳＰＵに読込まれる。以下ブロックＢ、内の全ての相
対アドレスについて同様の動作を繰り返し、次に異なる
ブロックに関する初段スイッチ選択信号ＰＳｌについて
同様に繰返し、全てのブロックにわたり、入力信号を前
記信号処理装置ＳＰＵ に読込む。
第３図の方法の場合には、初段スイッチ（例：水銀リレ
ー）−のスイッチング速度が遅い点をカバーするため、
同一ブロック内の初段スイッチを同時にオンとしたのち
に、スイッチング速度の速い半導体スイッチで相対アド
レスを順次スキャンしている。このために、半導体スイ
ッチを用いない、初期のフライン鵞グキャパシタ方式に
比べるとスキャン速度は向上しているが、半導体スイッ
チを追加したことによりコスト・アップの問題がある。
ー）−のスイッチング速度が遅い点をカバーするため、
同一ブロック内の初段スイッチを同時にオンとしたのち
に、スイッチング速度の速い半導体スイッチで相対アド
レスを順次スキャンしている。このために、半導体スイ
ッチを用いない、初期のフライン鵞グキャパシタ方式に
比べるとスキャン速度は向上しているが、半導体スイッ
チを追加したことによりコスト・アップの問題がある。
本発明は上記の欠点を解消するためになされたもので、
保持用キャパシタを有するアナログ入力選択回路におい
て、スキャン速度が優れたアナログ入力信号選択方法を
安価に実現することを目的としている。
保持用キャパシタを有するアナログ入力選択回路におい
て、スキャン速度が優れたアナログ入力信号選択方法を
安価に実現することを目的としている。
本発明によれば、各ブ四ツク内の同一の相対アドレスに
おけるアナログ人力信号を対応する保持用キャパシタに
同時に移動したのち、各ブロック・スイッチを順次オン
オフして前記アナログ人力信号を信号処理装置に読込み
、全ての相対アドレスについて同様に繰り返すようにす
ることにより上記の目的を達成できる。
おけるアナログ人力信号を対応する保持用キャパシタに
同時に移動したのち、各ブロック・スイッチを順次オン
オフして前記アナログ人力信号を信号処理装置に読込み
、全ての相対アドレスについて同様に繰り返すようにす
ることにより上記の目的を達成できる。
以下図面にもとすいて本発明を説明する。
第５図は本発明の第１の実施例を説明するための、第１
図の構成における各制御信号のタイムチャートである。
図の構成における各制御信号のタイムチャートである。
相対アドレス選択信号ＡＤＨにより各ブロック内の相対
アドレス１が選ばれた状態で初段スイッチ駆動信号Ｐｓ
が１１′ になると、アドレス・デコーダＡ、〜Ａｎ
がらの制御信号により各ブロック内の相対アドレス１
に対応する初段スイッチミ１．〜ｓｎ、がオンになり、
入力キャパシタＣＨ〜Ｃｎ、に入カ信夛で充電された値
を保持用キャパシタＣ１〜Ｃｎ Ｋ移動すを。保持用キ
ャパシタＣ５〜Ｃｎ への充電が安定した頃に初段スイ
ッチ駆動信号ｐｓＦｉ’ｏ’ となりアドレス・デコ
ーダＡ、〜Ａｎ の出力にょシ初段スイッチｓ４．〜
ｓｎ、はオフとなる。次にブロック・スイッチ駆動信号
ＢＳ。
アドレス１が選ばれた状態で初段スイッチ駆動信号Ｐｓ
が１１′ になると、アドレス・デコーダＡ、〜Ａｎ
がらの制御信号により各ブロック内の相対アドレス１
に対応する初段スイッチミ１．〜ｓｎ、がオンになり、
入力キャパシタＣＨ〜Ｃｎ、に入カ信夛で充電された値
を保持用キャパシタＣ１〜Ｃｎ Ｋ移動すを。保持用キ
ャパシタＣ５〜Ｃｎ への充電が安定した頃に初段スイ
ッチ駆動信号ｐｓＦｉ’ｏ’ となりアドレス・デコ
ーダＡ、〜Ａｎ の出力にょシ初段スイッチｓ４．〜
ｓｎ、はオフとなる。次にブロック・スイッチ駆動信号
ＢＳ。
を１１′ にするとブロック・スイッチＳ、はオンと
なシ、保持用キャパシタＣ，に充電された値が信号処理
部ＳＰＵに読込まれ、読込み終了後ブロック・スイッチ
駆動信号ＢＳ、け１ｏ＃ となり、ブロック・スイッチ
Ｓ、はオフとなる。以下全てのブロックについて同様に
繰返し、次に異なる相対アドレスについて同様に繰返し
、全ての相対アドレスにわたり入力信号を信号処理装置
ＳＰＵに読込む。
なシ、保持用キャパシタＣ，に充電された値が信号処理
部ＳＰＵに読込まれ、読込み終了後ブロック・スイッチ
駆動信号ＢＳ、け１ｏ＃ となり、ブロック・スイッチ
Ｓ、はオフとなる。以下全てのブロックについて同様に
繰返し、次に異なる相対アドレスについて同様に繰返し
、全ての相対アドレスにわたり入力信号を信号処理装置
ＳＰＵに読込む。
上記の実施例の場合には第２図の従来例と異なり、全て
のブロックにおける同一相対アドレスの入力キャパシタ
Ｃ１ｊに充電さ些た値を同時に保持用キャパシタｃ１に
移動するので、スキャン速度を向上させることができる
。
のブロックにおける同一相対アドレスの入力キャパシタ
Ｃ１ｊに充電さ些た値を同時に保持用キャパシタｃ１に
移動するので、スキャン速度を向上させることができる
。
第６図は本発明の第２の実施例を説明するための構成接
続図で第３図の従来例を改良したものである。構成上第
３図の従来例と異なる点は、初段スイッチ５ｉｊｆ
の両端子に直接ブロック・スイッチＳ・が接続する点と
、アドレス・デコーダＡ１！ が信号処理装置ＳＰＵからの各ブロック共通の初段スイ
ッチ駆動信号ＰＳおよび相対アドレス選択信号ＡＤＨを
入力して初段スイッチＳｈｆ−８１ｍｆを選択駆動する
点である。
続図で第３図の従来例を改良したものである。構成上第
３図の従来例と異なる点は、初段スイッチ５ｉｊｆ
の両端子に直接ブロック・スイッチＳ・が接続する点と
、アドレス・デコーダＡ１！ が信号処理装置ＳＰＵからの各ブロック共通の初段スイ
ッチ駆動信号ＰＳおよび相対アドレス選択信号ＡＤＨを
入力して初段スイッチＳｈｆ−８１ｍｆを選択駆動する
点である。
第７図は第６図の回路例における信号選択方法を説明す
るための各制御信号のタイムチャートを示したものであ
る。相対アドレス選択信号ＡＤＨにより各ブロック内の
相対アドレス１が選ばれた状態で初段スイッチ駆動信号
ＰＳが１１Ｎになると、アドレス・デコーダＡ、〜Ａｎ
の出力により各ブロック内の相対アドレス１の初段スイ
ッチＳ１．ｆ〜Ｓｎ、ｆ がプロイク・スイッチ側に
切換わる。この状態で各ブロックのブロック・スイッチ
駆動信号を順仄一定時間′ＩＮにすれば全てのブロック
内の相対アドレス１の入力信号は順次信号処理装置ＳＰ
Ｕに読込まれる。相対アドレス信号を切換えて同様に繰
り返せば、全ての相対アドレスにわたシ入力信号を読込
むことができる。
るための各制御信号のタイムチャートを示したものであ
る。相対アドレス選択信号ＡＤＨにより各ブロック内の
相対アドレス１が選ばれた状態で初段スイッチ駆動信号
ＰＳが１１Ｎになると、アドレス・デコーダＡ、〜Ａｎ
の出力により各ブロック内の相対アドレス１の初段スイ
ッチＳ１．ｆ〜Ｓｎ、ｆ がプロイク・スイッチ側に
切換わる。この状態で各ブロックのブロック・スイッチ
駆動信号を順仄一定時間′ＩＮにすれば全てのブロック
内の相対アドレス１の入力信号は順次信号処理装置ＳＰ
Ｕに読込まれる。相対アドレス信号を切換えて同様に繰
り返せば、全ての相対アドレスにわたシ入力信号を読込
むことができる。
上記の方法によれば、第３図の従来例において用いたよ
うな半導体スイッチＳ１，８〜Ｓｎｍ５を必要としない
ので、コスト・ダウンをはかることができる。
うな半導体スイッチＳ１，８〜Ｓｎｍ５を必要としない
ので、コスト・ダウンをはかることができる。
また第３図の従来例と同等のスキャン速度を得ることが
でき、初期の単純なフライング・キャパシタ方式と同じ
構成で、大巾に優れたスキャン速度を実現できる。
でき、初期の単純なフライング・キャパシタ方式と同じ
構成で、大巾に優れたスキャン速度を実現できる。
以上述べたように、本発明によれば、保持用キャパシタ
を有するアナログ入力選択回路圧おいて、スキャン速度
が優れたアナログ入力信号選択方法を安価罠実現するこ
とができる。
を有するアナログ入力選択回路圧おいて、スキャン速度
が優れたアナログ入力信号選択方法を安価罠実現するこ
とができる。
第１図はアナログ入力選択回路の一例を示す構成接続図
、第２図は第１図の従来例の動作を説明するためのタイ
ムチャート、第３図はアナログ入力選択回路の第２の例
を示す構成接続図、第４図は第３図の回路例の動作を説
明するタイムチャート、第５図は第１図の構成を用いた
、本発明の第１の実施例の動作を説明するタイムチャー
ト、第６図は本発明の方法が適用される第２の回路例を
示す構成接続図、第７図は第６図の実施例の動作を説明
するタイムチャートである。 。１．〜ｅｎｍ・・・アナログ入力信号Ｂ、〜Ｂｎ ・
・・ブロック
、第２図は第１図の従来例の動作を説明するためのタイ
ムチャート、第３図はアナログ入力選択回路の第２の例
を示す構成接続図、第４図は第３図の回路例の動作を説
明するタイムチャート、第５図は第１図の構成を用いた
、本発明の第１の実施例の動作を説明するタイムチャー
ト、第６図は本発明の方法が適用される第２の回路例を
示す構成接続図、第７図は第６図の実施例の動作を説明
するタイムチャートである。 。１．〜ｅｎｍ・・・アナログ入力信号Ｂ、〜Ｂｎ ・
・・ブロック
Claims (1)
- 複数個のアナログ入力信号を所定点数ごとにいくつかの
ブロックに分け、信号処理装置から複数個のアナログ入
力信号を選択するアナログ入力選択回路において、はじ
めに前記各プ彎ツク内の同一の相対アドレスにおけるア
ナログ入力信号をこのアナログ入力信号に対応する保持
用キャパシタに移動し、次に各ブロック・スイッチを順
次オンオフして的記アナ日グ入力信号を信号処理装置に
読込み、全ての相対アドレスについて同様に繰返すよう
にしたことな特徴とするアナログ信号入力選択方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264582A JPS58219821A (ja) | 1982-06-15 | 1982-06-15 | アナログ入力信号選択方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264582A JPS58219821A (ja) | 1982-06-15 | 1982-06-15 | アナログ入力信号選択方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219821A true JPS58219821A (ja) | 1983-12-21 |
Family
ID=14332968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10264582A Pending JPS58219821A (ja) | 1982-06-15 | 1982-06-15 | アナログ入力信号選択方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019184387A (ja) * | 2018-04-09 | 2019-10-24 | 矢崎総業株式会社 | 地絡検出装置 |
| JP2019184388A (ja) * | 2018-04-09 | 2019-10-24 | 矢崎総業株式会社 | 地絡検出装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227346A (en) * | 1975-08-27 | 1977-03-01 | Fujitsu Ltd | Multiplexer |
| JPS52147052A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Analogue input signal switching unit |
-
1982
- 1982-06-15 JP JP10264582A patent/JPS58219821A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227346A (en) * | 1975-08-27 | 1977-03-01 | Fujitsu Ltd | Multiplexer |
| JPS52147052A (en) * | 1976-06-02 | 1977-12-07 | Hitachi Ltd | Analogue input signal switching unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019184387A (ja) * | 2018-04-09 | 2019-10-24 | 矢崎総業株式会社 | 地絡検出装置 |
| JP2019184388A (ja) * | 2018-04-09 | 2019-10-24 | 矢崎総業株式会社 | 地絡検出装置 |
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