JPS5822469A - 中央監視制御装置 - Google Patents
中央監視制御装置Info
- Publication number
- JPS5822469A JPS5822469A JP56121349A JP12134981A JPS5822469A JP S5822469 A JPS5822469 A JP S5822469A JP 56121349 A JP56121349 A JP 56121349A JP 12134981 A JP12134981 A JP 12134981A JP S5822469 A JPS5822469 A JP S5822469A
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- Japan
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- cpu
- control
- building
- cpus
- cpu board
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ヒの発明性、端末装置からの信号を複数の中央処理装置
（ＣＰＵ）にて分散処理を行ない、信頼性を向上した中
央監視制御装置に関する。
（ＣＰＵ）にて分散処理を行ない、信頼性を向上した中
央監視制御装置に関する。
そして、ζＯＩＡ明紘、４１に電力、空調、防災等のビ
ル管制システムにおけるビル設備あるいはプラント等に
応用できるものである。
ル管制システムにおけるビル設備あるいはプラント等に
応用できるものである。
以下、この発明をビル管制システムに応用した場合を例
セして説明する。
セして説明する。
従来のビル管制システムの中央監視制御装置としては、
単独の中央処理装置（ＣＰＵ）によって一括して集中制
御されていたために、以下のような問題があった。
単独の中央処理装置（ＣＰＵ）によって一括して集中制
御されていたために、以下のような問題があった。
（ａ） システム内の１ケ所において生じた異常が、
ビル管制システム全体に影響を与え、大きな事故を引き
起ヒす。
ビル管制システム全体に影響を与え、大きな事故を引き
起ヒす。
伽） システムが複雑化して、ソフトウェア及びハード
ウェアの設計に膨大な時間を要するとともに、設計上の
安定性を欠く。
ウェアの設計に膨大な時間を要するとともに、設計上の
安定性を欠く。
（ｅ） システムの拡張、或いはメンテナンス郷が困
１１になる。
１１になる。
この発明は、上記に鑑みてなされ丸もので、その目的と
するとζろは、信頼性の高い中央監視制御装置を提供す
るものである。上記目的を達成するために、複数の端末
装置からの信号を入力して前記端末装置を制御するため
の処理を分散して行なう複数の中央処理装置（ＣＰＵ）
と、該中央処理装置が共有する記憶装置と、前記中央処
理装置が相互的に他の中央処理装置の誤動作を検出して
再起動させる複数の診断装置とを設けた構成とすること
を要旨とする。
するとζろは、信頼性の高い中央監視制御装置を提供す
るものである。上記目的を達成するために、複数の端末
装置からの信号を入力して前記端末装置を制御するため
の処理を分散して行なう複数の中央処理装置（ＣＰＵ）
と、該中央処理装置が共有する記憶装置と、前記中央処
理装置が相互的に他の中央処理装置の誤動作を検出して
再起動させる複数の診断装置とを設けた構成とすること
を要旨とする。
以下、図を用いてこの発明の実施例について説明する。
第１図は、この発明を実施したマイクロコンピュータを
用いた場合のビル管制システム１のブロック図で、主と
して、簡易制御用のＣＰＵボード３およびＬａと、応用
制御用のＣＰＵボード５と一マンマシン用のＣＰＵボー
ド７と、データヘース用のＣＰＵボード９と、前記各々
のＣＰＵボード３，５，７．９が外部バスｌｌａを介し
てアクセスできる共有記憶装置（メモリ）１１と、端末
装置を構成する入出力（１１０）ボード１３，１３、・
・・等から構成されている。
用いた場合のビル管制システム１のブロック図で、主と
して、簡易制御用のＣＰＵボード３およびＬａと、応用
制御用のＣＰＵボード５と一マンマシン用のＣＰＵボー
ド７と、データヘース用のＣＰＵボード９と、前記各々
のＣＰＵボード３，５，７．９が外部バスｌｌａを介し
てアクセスできる共有記憶装置（メモリ）１１と、端末
装置を構成する入出力（１１０）ボード１３，１３、・
・・等から構成されている。
前記各々のＣＰＵボード３ｔ ３ａｔ ５，７ｔ ９
は、はぼ同じ構成からなるもので、例えば第２図に示す
ＣＰＵボード９について説明すると、中央処理装置（Ｃ
ＰＵ）１５と、診断装置１７（ＣＰＵボード３ａは除く
）と、内部メモリ１９と、周辺インターフェイス回路２
３を有する。
は、はぼ同じ構成からなるもので、例えば第２図に示す
ＣＰＵボード９について説明すると、中央処理装置（Ｃ
ＰＵ）１５と、診断装置１７（ＣＰＵボード３ａは除く
）と、内部メモリ１９と、周辺インターフェイス回路２
３を有する。
前記診断装置１７は、第３図に示すように他のＣＰＵを
診断するための診断データを記憶した記憶装置２５と、
前記記憶装置２５からのデータ２５１と、前ＷＡ へ
Ａ 記憶装置１１からのデータ１１ｍを比較する比較装
置２７と、前記比較装置２７からの指令２７ｍに応じて
、他のＣＰＨに再起動信号２９ｍ、２９ｂ、２９ｃを発
信する再起動信号発信装置２９を有し、該再起動信号発
信装置２９は、異常状態に表っているＣＰＵに割り込み
をかけて適宜な異常事後処理を行なった後、初期状態に
もどしてＣＰＵを再起動させるものである。
診断するための診断データを記憶した記憶装置２５と、
前記記憶装置２５からのデータ２５１と、前ＷＡ へ
Ａ 記憶装置１１からのデータ１１ｍを比較する比較装
置２７と、前記比較装置２７からの指令２７ｍに応じて
、他のＣＰＨに再起動信号２９ｍ、２９ｂ、２９ｃを発
信する再起動信号発信装置２９を有し、該再起動信号発
信装置２９は、異常状態に表っているＣＰＵに割り込み
をかけて適宜な異常事後処理を行なった後、初期状態に
もどしてＣＰＵを再起動させるものである。
なお、前記内部メモリ１９は、夫々のＣＰＵ０行なう処
理に応じた独自のプログラムを格納するものであ抄、ビ
ル設備の制御に！！する各処理プログラムが分割されて
いる。
理に応じた独自のプログラムを格納するものであ抄、ビ
ル設備の制御に！！する各処理プログラムが分割されて
いる。
次に、この実施例の動作を前記ＣＰＵボード３．５，７
．９の各々について、周辺装置とともに説明する。
．９の各々について、周辺装置とともに説明する。
前記簡易制御用のＣＰＵポード３０周辺インターフェイ
ス回路には、伝送系路３１を介して、Ａ／Ｄ変換、シリ
アルパラレル変換などを行う入出力ボード１３が接続さ
れており、さらに前記入出力ボード１３には、ビル設備
の制御に必！！力各種のセンサーと、ビル設備を駆動制
御すゐドライブ回路が接続されており、前記簡易制御用
のＣＰＵボード３は、温度、温度等の種々の入力情報と
、後述する制御スケジュールに応じて、適宜、ビル設備
を駆動制御するものである。
ス回路には、伝送系路３１を介して、Ａ／Ｄ変換、シリ
アルパラレル変換などを行う入出力ボード１３が接続さ
れており、さらに前記入出力ボード１３には、ビル設備
の制御に必！！力各種のセンサーと、ビル設備を駆動制
御すゐドライブ回路が接続されており、前記簡易制御用
のＣＰＵボード３は、温度、温度等の種々の入力情報と
、後述する制御スケジュールに応じて、適宜、ビル設備
を駆動制御するものである。
なお、簡易制御用ＣＰＵボード３と、伝送系路３１との
間に設けられたＣＰＵボード３ａは、ＣＰＵボード３と
ほぼ同じ構成と機能をもつもので、伝送系路３１に対す
るバヅファと、ディスプレイ３３によって制御内容等を
表示するものである。
間に設けられたＣＰＵボード３ａは、ＣＰＵボード３と
ほぼ同じ構成と機能をもつもので、伝送系路３１に対す
るバヅファと、ディスプレイ３３によって制御内容等を
表示するものである。
前記応用制御用ＣＰＵボード５は、前記簡易制御用ＣＰ
Ｕボードに代わって高度な制御、例えば入力情報に従っ
て、最適な制御条件を決定しながらビル設備を制御する
最適制御等を行なうものである。
Ｕボードに代わって高度な制御、例えば入力情報に従っ
て、最適な制御条件を決定しながらビル設備を制御する
最適制御等を行なうものである。
前記マンくンン用のＣＰＵボード７は、周辺インターフ
ェイス回路２３を介して、キーボード３５、ディスプレ
イ３７．プリンタ３９等を制御する亀のであり、オペレ
ータは前記キーボード３５から、ビル管制システム１に
指示を与えるため、前記キーボード３５からオペレータ
が指示を入力すると、そのオペレータの指示をペースに
、ビル設備の制御スケジュールが編集された後、一旦、
衣′＠、￥憶装置１１に記憶されて他のＣＰＵボード３
．５．９が上記の制御スケジュールに応じて動作するよ
うに構成されている。なお、前記ディスプレイ３３およ
びプリンタ３９は、オペレータの指示をモニターしたり
、各種の情報の表示あるいは印字を行なうものである。
ェイス回路２３を介して、キーボード３５、ディスプレ
イ３７．プリンタ３９等を制御する亀のであり、オペレ
ータは前記キーボード３５から、ビル管制システム１に
指示を与えるため、前記キーボード３５からオペレータ
が指示を入力すると、そのオペレータの指示をペースに
、ビル設備の制御スケジュールが編集された後、一旦、
衣′＠、￥憶装置１１に記憶されて他のＣＰＵボード３
．５．９が上記の制御スケジュールに応じて動作するよ
うに構成されている。なお、前記ディスプレイ３３およ
びプリンタ３９は、オペレータの指示をモニターしたり
、各種の情報の表示あるいは印字を行なうものである。
前記データベース用ＣＰＵボード９は、外部補助記憶装
置としてのディスク装置４１を制御するものである。こ
れは、前記表誤記憶装置１１がＲムＭ（ランダムアクセ
スメモリー）で構成されているため、記憶容量が小さい
ことと、揮発性の欠点を補うためであり、前記ディスク
装置４１のディスケラ）Ｋは、ビル管制システムに必要
な種々のプログラムファイルや、管理データファイル等
が記憶され、適宜、必要に応じて他のＣＰＵボードから
アクセスされる。
置としてのディスク装置４１を制御するものである。こ
れは、前記表誤記憶装置１１がＲムＭ（ランダムアクセ
スメモリー）で構成されているため、記憶容量が小さい
ことと、揮発性の欠点を補うためであり、前記ディスク
装置４１のディスケラ）Ｋは、ビル管制システムに必要
な種々のプログラムファイルや、管理データファイル等
が記憶され、適宜、必要に応じて他のＣＰＵボードから
アクセスされる。
以上のように、ビル管制システム１は、ビル設備の制御
に必要な各種の制御処理を、４つのＣＰＵボード３，５
，７，９が分担して、処理するような構成になっている
。
に必要な各種の制御処理を、４つのＣＰＵボード３，５
，７，９が分担して、処理するような構成になっている
。
また、上記のような構成のビル管制システムＩにおいて
、システム内の１ケ所に外乱が生じて、ＣＰＵボード３
，５．フ、９のＣＰＵの１つが暴走したり、異常状態に
なれば、外部記憶装置におけるＣＰＵｄ／−ドの状態を
示すデータや、他のＣＰＵボードへの指示データの保障
がくずれるが、正常に動作しているＣＰＵボードの診断
装置が、上記のデータの整合性を検出して、異常状態に
なっているＣＰＵボードを再起動して、ビル設備の制御
を続行することになる。
、システム内の１ケ所に外乱が生じて、ＣＰＵボード３
，５．フ、９のＣＰＵの１つが暴走したり、異常状態に
なれば、外部記憶装置におけるＣＰＵｄ／−ドの状態を
示すデータや、他のＣＰＵボードへの指示データの保障
がくずれるが、正常に動作しているＣＰＵボードの診断
装置が、上記のデータの整合性を検出して、異常状態に
なっているＣＰＵボードを再起動して、ビル設備の制御
を続行することになる。
従って、この実施例によれば、ビル管制における処理を
複数の中央処理装置（ＣＰＵ）にて分散して行ない、夫
々の中央処理装置におけるソフトウェアの複合度を軽く
し、ｉ九各中央処理装置の異常の相互監視を行危うよう
にしたので、システムの簡易化を図ると共に、外乱によ
る誤動作を防止することができる。
複数の中央処理装置（ＣＰＵ）にて分散して行ない、夫
々の中央処理装置におけるソフトウェアの複合度を軽く
し、ｉ九各中央処理装置の異常の相互監視を行危うよう
にしたので、システムの簡易化を図ると共に、外乱によ
る誤動作を防止することができる。
この発明は、前記特許請求の範囲の通りの構成とし九の
で中央監視制御装置の信頼性を向上することができる。
で中央監視制御装置の信頼性を向上することができる。
表お、この発明は、前記実施例のみに限定されるもので
は攻く、適宜の変更を加えることによっては、プラント
等の実施態様でも実施し得る。
は攻く、適宜の変更を加えることによっては、プラント
等の実施態様でも実施し得る。
第１図はこの発明を実施したビル管制システムの実施例
、第２図は第１図におけるＣＰＵボードのブロック図、
第３図は第２図における診断装置のブロック図である。 （主要な部分を表わす符号の説明）
、第２図は第１図におけるＣＰＵボードのブロック図、
第３図は第２図における診断装置のブロック図である。 （主要な部分を表わす符号の説明）
Claims (2)
- （１）複数の端末装置からの信号を入力して前記端末装
置を制御するための処理を分散して行なう複数Ｏ中央６
ｍ１１Ｉ置（ＣＰＵ）と、該中央処理装置が共有する記
憶装置と、前記中央処理装置が相互的Ｋ１ｌ０中央処ｌ
ｌ鋏置の誤動作を検出して再起動させる複数の診断装置
とを有することを特徴とする中央監視制御装置。 - （２）前記端末装置がビル管制システムの端末装置であ
るととを特徴とする特許請求第１項に記載の中央監視制
御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121349A JPS5822469A (ja) | 1981-08-04 | 1981-08-04 | 中央監視制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121349A JPS5822469A (ja) | 1981-08-04 | 1981-08-04 | 中央監視制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5822469A true JPS5822469A (ja) | 1983-02-09 |
Family
ID=14809071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121349A Pending JPS5822469A (ja) | 1981-08-04 | 1981-08-04 | 中央監視制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5822469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170983A (ja) * | 1984-09-14 | 1986-04-11 | Tanabe Seiyaku Co Ltd | 発酵法によるｌ・スレオニンの製法 |
| JPH01290059A (ja) * | 1988-05-17 | 1989-11-21 | Fujitsu Ltd | 再立ち上げ方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481741A (en) * | 1977-12-13 | 1979-06-29 | Fujitsu Ltd | Data processing system |
| JPS55127651A (en) * | 1979-03-23 | 1980-10-02 | Hitachi Ltd | Fault recognition system of multiprocessor system |
| JPS55166752A (en) * | 1979-06-13 | 1980-12-26 | Meidensha Electric Mfg Co Ltd | Function inspection system of multimicrocomputer |
-
1981
- 1981-08-04 JP JP56121349A patent/JPS5822469A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5481741A (en) * | 1977-12-13 | 1979-06-29 | Fujitsu Ltd | Data processing system |
| JPS55127651A (en) * | 1979-03-23 | 1980-10-02 | Hitachi Ltd | Fault recognition system of multiprocessor system |
| JPS55166752A (en) * | 1979-06-13 | 1980-12-26 | Meidensha Electric Mfg Co Ltd | Function inspection system of multimicrocomputer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6170983A (ja) * | 1984-09-14 | 1986-04-11 | Tanabe Seiyaku Co Ltd | 発酵法によるｌ・スレオニンの製法 |
| JPH01290059A (ja) * | 1988-05-17 | 1989-11-21 | Fujitsu Ltd | 再立ち上げ方式 |
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