JPS5824014B2 - 実装体の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は実装体の製造方法に関し、とくにＩＣ。

ＬＳＩ素子の電極端子から外部回路の電極端子への接続
を行なう部分の製造方法に関し、工程が簡単で低コスト
化したリード端子の形成方法を提供するものである。

ＩＣ，ＬＳＩ等の素子上に形成された電極端子を外部回
路の電極端子へ電気的に導出する方法として、従来いく
つかの方法が開発されたが、最とも公知な方法として２
５〜３７φμｍのＡｕ、ＡＩ等の極細線で、前記電極端
子同志を熱圧着法もしくは、超音波法によって接続する
、いわゆるワイヤボンディング技術がある。

この方法では、電極端子数が少ない場合には、接続の信
頼性も高いが、近年のＬＳＩの様に１素子内の機能数が
高まるにつれ、前記電極端子の数も４０〜７０端子にも
およびこの接続を行なうのに各端子にそれぞれ２回のボ
ンディングを必要とする。

すなわち素子の電極端子数が７０端子を有する場合には
、その接続数は１４０個にも達し極めて多くなる。

このために接続の信頼性を低下させ、かつこの接続工程
での低コスト化の実現は困難であった。

又、外部回路への接続にあたっても、前記ＩＣ，ＬＳＩ
素子を−たん、回路基板に固定する必要があり、かつ極
細線が彎曲した形で持ち上がるため、薄型、小型化した
パッケージの実現は著しるしく困難であった。

この様な欠点をなくするために、前記電極端子たとえば
７０個の接続を一度に処理する、いわゆる極細線を用い
ないワイヤレス技術が実用化されてきた。

例えばこのワイヤレス技術におけるビームリード方式は
、前記素子のシリコンのウェハプロセス段階で前記素子
の電極端子に矩形状の電極リードを形成するものである
。

ところが、ビームリード方式では電極端子から伸びた電
極リードの形成されるシリコン面には素子を形成する事
が出来ない。

このため１ウエハー内での素子が形成される有効面積は
、完全に全ウェハー内に素子が形成された場合に較べ５
０〜６０％となりウェハーの利用効率が極めて悪くなる
。

すなわち、リードの長さは通常０．７〜１．２酊である
から、１素子の周辺のこの長さにひってきするシリコン
領域は完全にリード形成のためにしか存在しない。

したがって高価なシリコンウェハーを無駄に使用するば
かりか、電極リード形成の製造工程が複雑であるために
かえって、高価となり薄型化、小型化は実現されるが、
低コスト化の実現は田無であった。

又フィルムキャリヤ方式では、ウェハプロセス段階で素
子の電極端子上に金属突起物（通常バンプと呼ばれる）
を設け、この金属突起物にポリイミドフィルム上に形成
したＳｎメッキ処理したＣｕ箔のリードを加圧加熱させ
、Ａｕ−８ｎ共晶を形成する事によって、接続を行なう
ものであるが、この方式においては、金属突起物とリー
ドとの接続を行なわなければならないため、接続の箇所
数がワイヤボンジング法と同じくなるためかえって工程
が増え、かつ高価なフィルムを用いるため、量産性には
富むものの、かえって、高価となった。

本発明はこのような問題の検討にもとづき、表面に外部
接続用の電極端子が形成されている。

たとえばＩＣ，ＬＳＩ等の素子にメッキ法を用いて容易
かつ正確に外部取出接続用リード電極を形成する方法に
より、上記問題を解消できる方法を提供するものである
。

以下、本発明の一実施例を図面とともに説明する。

第１図において、ＩＣ２ＬＳＩ等の素子１は支持基板２
上で分割され（第１図ａ）、素子１は更に素子間隔を拡
げられる（第１図ｂ）。

この素子１の間隔を拡げる方法としては、素子１のグイ
シングツ−等で切断した後、別の基板上に等間隔に並べ
ても良いし、ダイシングした素子を樹脂シート（商品名
：ミリメツクス）上に置き、加熱膨張させる事により、
素子間隔を自由に拡げる事が出来る。

ついで、第１の感光性樹脂３を全面に塗布し、素子１の
電極端子１′近傍のみを光蝕刻法によって４のごとく開
孔する。

この状態を第１図Ｃに示すが、１の感光性樹脂３は素子
１の主表面の一部も覆う事が必要である。

又、基板２に凹部を設けこの凹部の中に素子１を埋設Ｈ
固定させれば、第１の感光性樹脂３の膜厚は全体として
薄くする事が出来る。

次に、全面に複数層からなる金属膜５を被着する（第１
図ｄ）。

この複数層からなる金属膜５にはＣｒ−Ｃｕ 、 Ｃｒ
−Ｃｕ −Ａｕ 、 Ｃｒ−Ｎｉ 、 Ｃｒ −Ａｇ
、Ｃｒ−Ａｕ、Ｔｎ−Ｃｕ 、Ｔｎ−Ａｕ等が用いられ
る。

ここでＣｒ、Ｔｎ膜は直接素子面に接し、素子との耐着
強度を得るための材料であり、Ｃｕ。

Ａｇ、Ａｕ 、Ｎｕは導電性を高めるための材料である
。

金属膜５の上に第２の感光性樹脂膜６を塗布し、素子１
上の開孔部４を含み、素子平面上に細長い矩形状の領域
１を開孔する（第１図ｅ）。

ついで複数層からなる金属膜５を一方のメッキ電極とし
て、矩形状の領域７にＡｕ又はＡｇ、Ｃｕ等をメッキに
より１０〜５０μｍの厚さに形成する。

第１図ｅにおいて、矩形状の領域７は樹脂膜６のパター
ンの存在によりお互いの素子間において、図に見られる
様に分離した状態で形成される。

次に、第２の感光性樹脂６を除去し、露出したメッキ処
理されていない金属膜５をエツチング除去する、更に第
１の感光性樹脂３も除去すれば第１図ｆの状態を得る。

すなわち、素子１の電極端子１′上に素子表面と平行で
かつ、外向きに、リード８が形成された素子を得る事が
出来る。

第２図は第１図ｆの斜視図である。

この様にして作られた素子を回路体に実装するには、基
板２の温度を上げて、基板２と素子１を接着している接
着剤を軟化せしめ、真空ピンセット等で取りはずし、リ
ード８と回路体のパターンとを位置合せし、後、リード
８と回路体のパターンとを熱圧着もしくは共晶・合金化
させる事によって実装する事が出来る。

以上の方法では次に述べる効果が得られる。

■ 既に述べた如くフィルムキャリヤ方式は素子チップ
の取扱いがテープ搬送であるために量産性に富むものの
、ウェハ状態で形成された電極リードとを接続するため
のボンディング工程（通常ＩＬＢと呼ばれる）を必要と
する。

このボンディング工程によって熱（４００〜５００℃）
、圧力（３０〜６０ｇ／パッド）がバンプおよび素子の
電極上に加わるためにＡＩ電極端子が変形し、前記ＡＩ
電極端子上の一部を覆っているＣＶＤ５ｉ０２膜にクラ
ックが発生する。

このクラックによりＡＩ電極端子が露出するため、この
部分よりＡＩ電極端子の腐蝕性溶液が浸入し、Ａ１電極
端子を溶解させてしまい、バンプの強度を低下させ、バ
ンプ間の接触抵抗を高くする等、信頼性を低下さす原因
となっていた。

しかしながら本発明の製造方法による電極リードの形成
においては、電極リードの形成が、メッキ法で形成され
る（これは丁度フィルムキャリヤ方式のバンプ形成と同
一な手法で形成される）ため、フィルムキャリヤ方式の
如く、ボンディング工程であるＩＬＢ工程を必要とせず
、かつＣＶＤＳｉＯ２のクラックの発生がないから工数
の削減ならびに信頼性を高める事が出来るものである。

更にフィルムキャリヤ方式における電極端子上へのバン
プ形成はミメツキ工程がウェハ状態で行なわれるために
、不良チップも含めて全チップの電極端子上にバンプが
形成される。

このために不良チップに形成されたバンプ（例えばＡｕ
バンプ）はまったくの無鉄となる。

しかし、本発明においては、良品のみをあらかじめ選別
し、良品のチップのみに電極リードを形成出来る。

したがって材料の無駄を除く事が出来、製造コストが廉
価になる。

■ 一方ビームリード方式はビームリードの分だけウェ
ハ面積を占有する必要があるからウェハ当りのチップの
収率は著じるしく悪くなるし、不良チップに対してもビ
ームリードの形成を行なうので、その分だけ材料が無駄
になり、製造コストが高くなる。

本発明の製造方法においては、ウェッブのみを送別して
、製造プロセスに投入出来るため製造コストを廉価に出
来る。

以上のように、本発明は従来のビームリード、フィルム
キャリヤ方式のもつ欠点を一掃し、新しい方式の製造方
法であって、低コストで信頼性の高い、薄型、小型化し
たリード端子を有する半導体装置等の電子回路素子の実
装体を得ることができ、高密度実装に大きく寄与するも
のである。

【図面の簡単な説明】

第１図ａ ＝ ｆは本発明の一実施例にかかる実装体の
製造工程断面図、第２図は第１図ｆの状態の実装体の斜
視図である。 １・・・・・・素子、１′・・・・・・電極端子、２・
・・・・・支持基板、３．６・・・・・・感光性樹脂膜
、４，７・・・・・・開孔領域、５・・・・・・金属膜
、８・・・・・・リード。

Claims (1)

【特許請求の範囲】
1. １ 分割された素子を基板上に所定間隔をもって設置す
   る工程と、前記素子表面を含む基板上に第１樹脂膜を塗
   布し、前記素子の電極端子近傍の第１の樹脂膜に開孔部
   を形成する工程と、前記樹脂膜ならびに開孔部上に金属
   膜を被着せしめる工程と、前記金属膜上に第２の樹脂膜
   を塗布し、前記素子の電極端子近傍の第１の樹脂膜の開
   孔部を含み端子の周縁部方向に延びた前記第２の樹脂膜
   の開孔部を形成する工程と、前記金属膜を一方のメッキ
   用電極として、前記第２の樹脂膜の開孔部にメッキ金属
   層を形成する工程と、前記第２樹脂膜を除去し、前記メ
   ッキ金属層をマスクとして、露出している前記金属膜を
   除去し、更に第１の樹脂膜を除去する工程とを備え、前
   記素子の電極端子に接し前記メッキ金属層よりなるリー
   ド端子を形成することを特徴とする実装体の製造方法。