JPS5828737B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5828737B2 JPS5828737B2 JP3921677A JP3921677A JPS5828737B2 JP S5828737 B2 JPS5828737 B2 JP S5828737B2 JP 3921677 A JP3921677 A JP 3921677A JP 3921677 A JP3921677 A JP 3921677A JP S5828737 B2 JPS5828737 B2 JP S5828737B2
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- JP
- Japan
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- polycrystalline silicon
- oxide film
- silicon layer
- semiconductor
- insulating film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置に係り、特にその多層配線方式の
改良に関するものである。
改良に関するものである。
半導体装置が高集積化されるに従って、パターンが微細
化されるだけでなく多量の導電膜及び絶縁膜を用いて、
半導体集積回路が製作されるようになってきた。
化されるだけでなく多量の導電膜及び絶縁膜を用いて、
半導体集積回路が製作されるようになってきた。
例えば２層の多結晶シリコンを用いてＮチャネルＭＯ８
ＬＳＩが製作されている。
ＬＳＩが製作されている。
第１図ａ”ｅはこのような場合、ゲート電極を構成する
２層の多結晶シリコン層を形成する従来方法を説明する
ための各段階での断面図である。
２層の多結晶シリコン層を形成する従来方法を説明する
ための各段階での断面図である。
まず、第１図ａに示すように、Ｐ型半導体基板１の上に
第１ゲート酸化膜２を形成し、この第１ゲート酸化膜２
の上に第１多結晶シリコン層３を形成する。
第１ゲート酸化膜２を形成し、この第１ゲート酸化膜２
の上に第１多結晶シリコン層３を形成する。
次に第１図すに示すように、写真製版技術により第１多
結晶シリコン層３及び第１ゲート酸化膜２の一部を除去
する。
結晶シリコン層３及び第１ゲート酸化膜２の一部を除去
する。
次に第１図Ｃに示すように、第１多結晶シリコン層３の
上及びＰ型半導体基板１の露出面上に第２ゲート酸化膜
４を形成し、更にこの第２ゲート酸化膜４の上に第２多
結晶シリコン層５を形成する。
上及びＰ型半導体基板１の露出面上に第２ゲート酸化膜
４を形成し、更にこの第２ゲート酸化膜４の上に第２多
結晶シリコン層５を形成する。
次に第１図ｄに示すように、写真製版技術により第２多
結晶シリコン層５及び第２ゲート酸化膜４の一部を除去
する。
結晶シリコン層５及び第２ゲート酸化膜４の一部を除去
する。
次に第１図ｅに示すように、第１多結晶シリコン層３の
露出面上及び第２多結晶シリコン層５の上に保護酸化膜
６を形成し、第１多結晶シリコン層３上及び第２多結晶
シリコン層５上の所定の位置の保護酸化膜６を除去し、
第１ゲート電極７及び第２ゲート電極８を形成する。
露出面上及び第２多結晶シリコン層５の上に保護酸化膜
６を形成し、第１多結晶シリコン層３上及び第２多結晶
シリコン層５上の所定の位置の保護酸化膜６を除去し、
第１ゲート電極７及び第２ゲート電極８を形成する。
このような構造は例えば、第２多結晶シリコン層５をゲ
ートとするＭＯＳトランジスタと、第１多結晶シリコン
層３を一方の電極とし半導体基板１を他方の電極とする
コンデンサとで１つの記憶素子を構成するダイナミック
・ランダム・アクセス・メモリの上記記憶素子などの半
導体チップ上の面積縮少のために有効であるが、上述の
従来の構造の場合、第１多結晶シリコン層３のエツジに
おける第２ゲート酸化膜４の被覆性が悪いため第１図ｅ
に矢印で示した第１多結晶シリコン層３のエツジと、第
２多結晶シリコン層５の下面コーナとの間で絶縁不良の
発生が多かった。
ートとするＭＯＳトランジスタと、第１多結晶シリコン
層３を一方の電極とし半導体基板１を他方の電極とする
コンデンサとで１つの記憶素子を構成するダイナミック
・ランダム・アクセス・メモリの上記記憶素子などの半
導体チップ上の面積縮少のために有効であるが、上述の
従来の構造の場合、第１多結晶シリコン層３のエツジに
おける第２ゲート酸化膜４の被覆性が悪いため第１図ｅ
に矢印で示した第１多結晶シリコン層３のエツジと、第
２多結晶シリコン層５の下面コーナとの間で絶縁不良の
発生が多かった。
この発明は、この点の改良を目的とするものである。
即ち、Ｐ型半導体基板１の上の第２ゲート酸化膜４の膜
厚を上記従来のものと同一膜厚に保ちつつ、第１多結晶
シリコン層３のエツジと第２多結晶シリコン層５の下τ
ｔ」コーナとの間の距離を長くすることにより、第１多
結晶シリコン層３のエツジと第２多結晶シリコン層５０
下面コーナとの間の絶縁不良を防止せんとするものであ
る。
厚を上記従来のものと同一膜厚に保ちつつ、第１多結晶
シリコン層３のエツジと第２多結晶シリコン層５の下τ
ｔ」コーナとの間の距離を長くすることにより、第１多
結晶シリコン層３のエツジと第２多結晶シリコン層５０
下面コーナとの間の絶縁不良を防止せんとするものであ
る。
以下、図面についてこの発明の詳細な説明する。
第２図ａ”’−ｅはこの発明の一実施例として２層多結
晶シリコンゲート配線部の形成方法を説明するための各
段階での断面図である。
晶シリコンゲート配線部の形成方法を説明するための各
段階での断面図である。
まず、第２図ａに示すように、Ｐ型半導体１の上に第１
ゲート酸化膜２を形成し、この第１ゲート酸化膜２の上
に第１多結晶シリコン層３を形成し、さらにこの第１多
結晶シリコン層３上に中間酸化膜９を形成する。
ゲート酸化膜２を形成し、この第１ゲート酸化膜２の上
に第１多結晶シリコン層３を形成し、さらにこの第１多
結晶シリコン層３上に中間酸化膜９を形成する。
次に第２図すに示すように、写真製版技術により中間酸
化膜９を一部除去し、さらに第１多結晶シリコン層３及
び第１ゲート酸化膜２を上記中間酸化膜９を除去した部
分は勿論、残っている中間酸化膜９の内側まで喰い込ん
で除去する。
化膜９を一部除去し、さらに第１多結晶シリコン層３及
び第１ゲート酸化膜２を上記中間酸化膜９を除去した部
分は勿論、残っている中間酸化膜９の内側まで喰い込ん
で除去する。
つｇいて、これに熱酸化を施して第２図Ｃに示すように
、第２ゲート酸化膜４を酸化膜９の上、Ｐ型半導体１の
露出面上及び第１多結晶シリコン層３のエツチング端面
上に形成する。
、第２ゲート酸化膜４を酸化膜９の上、Ｐ型半導体１の
露出面上及び第１多結晶シリコン層３のエツチング端面
上に形成する。
上述のように熱酸化法を用いるので、酸化膜の上とその
他の部分上とでは酸化膜形成速度が異り、第２ゲート酸
化膜４は中間酸化膜９の上には他の部分より膜厚を薄く
形成され、更に、中間酸化層９の庇状部の下の第１多結
晶シリコン層３の端面では熱酸化を受は易いので、十分
な厚さに形成される。
他の部分上とでは酸化膜形成速度が異り、第２ゲート酸
化膜４は中間酸化膜９の上には他の部分より膜厚を薄く
形成され、更に、中間酸化層９の庇状部の下の第１多結
晶シリコン層３の端面では熱酸化を受は易いので、十分
な厚さに形成される。
そしてさらに、第２ゲート酸化膜４上に第２多結晶シリ
コン層５を例えば減圧ＣＶＤ法等で形成する６次に第２
図ｄに示すように写真製版技術により第２多結晶シリコ
ン層５、第２ゲート酸化膜４及び中間酸化膜９の一部を
除去して第１多結晶シリコン層３を露出させる。
コン層５を例えば減圧ＣＶＤ法等で形成する６次に第２
図ｄに示すように写真製版技術により第２多結晶シリコ
ン層５、第２ゲート酸化膜４及び中間酸化膜９の一部を
除去して第１多結晶シリコン層３を露出させる。
次に第２図ｅに示すように、第１多結晶シリコン層３の
露出面及び第２多結晶シリコン層５の上に保護酸化膜６
を形成し、第１多結晶シリコン層３上及び第２多結晶シ
リコン層５上の所定の位置の保護酸化膜６を除去し、第
１ゲート電極７、第２ゲート電極８を形成する。
露出面及び第２多結晶シリコン層５の上に保護酸化膜６
を形成し、第１多結晶シリコン層３上及び第２多結晶シ
リコン層５上の所定の位置の保護酸化膜６を除去し、第
１ゲート電極７、第２ゲート電極８を形成する。
第３図はこの発明を適用したＮチャネルＭＯ３形電界効
果トランジスタを示す断面図で、図において、１０はフ
ィールド酸化膜、１１，１２はＮ形拡散領域、１３，１
４はこれらの拡散領域１１゜１２への電極である。
果トランジスタを示す断面図で、図において、１０はフ
ィールド酸化膜、１１，１２はＮ形拡散領域、１３，１
４はこれらの拡散領域１１゜１２への電極である。
その他の２層多結晶シリコンゲート部は第２図で説明し
たこの発明の構成を有している。
たこの発明の構成を有している。
このような構造ではＰ形半導体基板１の上の第２ゲート
酸化膜４の膜厚は第１図に示した従来のものと同様であ
るが、第１多結晶シリコン３のエツジと第２多結晶シリ
コン層５０下面コーナとの間の距離を長くすることがで
きるので、第２ゲート酸化膜４の被覆性の不完全なのに
拘らず絶縁不良の発生を防止できる。
酸化膜４の膜厚は第１図に示した従来のものと同様であ
るが、第１多結晶シリコン３のエツジと第２多結晶シリ
コン層５０下面コーナとの間の距離を長くすることがで
きるので、第２ゲート酸化膜４の被覆性の不完全なのに
拘らず絶縁不良の発生を防止できる。
以上の実施例では、ＮチャネルＭＯ８電界効果トランジ
スタの多層多結晶シリコンゲート電極に適用した場合に
ついて述べたが、Ｎ形半導体基板を用いたＰチャネル電
界効果トランジスタにも適用され、また、絶縁膜も酸化
膜に限らず、窒化シリコン、アルミナなどの一般絶縁物
が利用でき、多結晶シリコン層については一般に多結晶
半導体層を用いることができ、単結晶半導体層であって
もよい。
スタの多層多結晶シリコンゲート電極に適用した場合に
ついて述べたが、Ｎ形半導体基板を用いたＰチャネル電
界効果トランジスタにも適用され、また、絶縁膜も酸化
膜に限らず、窒化シリコン、アルミナなどの一般絶縁物
が利用でき、多結晶シリコン層については一般に多結晶
半導体層を用いることができ、単結晶半導体層であって
もよい。
更に、電界効果トランジスタのみならず、多層配線構造
にも適用できる。
にも適用できる。
以上詳述したように、この発明では半導体基板の一主面
の一部上に第１の絶縁膜を介して第１の半導体層を形成
し、この第１の半導体層上と上記半導体基板の主面の残
部上とに亘って第２の絶縁膜を介して第２の半導体層を
形成した構造において、上記第１の半導体層上に上記半
導体基板の主面の残部の上方に庇状に延びる中間絶縁膜
を設けた後に上述の第２の絶縁膜と第２の半導体層とを
設ける構造を有しているので、第１および第２の半導体
層間の絶縁距離を充分とることができ、絶縁不良の発生
が防止される。
の一部上に第１の絶縁膜を介して第１の半導体層を形成
し、この第１の半導体層上と上記半導体基板の主面の残
部上とに亘って第２の絶縁膜を介して第２の半導体層を
形成した構造において、上記第１の半導体層上に上記半
導体基板の主面の残部の上方に庇状に延びる中間絶縁膜
を設けた後に上述の第２の絶縁膜と第２の半導体層とを
設ける構造を有しているので、第１および第２の半導体
層間の絶縁距離を充分とることができ、絶縁不良の発生
が防止される。
【図面の簡単な説明】
第１図ａ”ｅは従来装置の形成方法を説明するための各
段階での断面図、第２図ａ”ｅはこの発明の一実施例と
して２層多結晶シリコンゲート配線部の形成方法を説明
するための各段階での断面図、第３図はこの発明を適用
したＮチャネルＭＯ８形電界効果トランジスタの断面図
である。 図において、１は半導体基板、２は第１の絶縁膜、３は
第１の半導体層、４は第２の絶縁膜、５は第２の半導体
層、９は中間絶縁膜である。 なお、図中同一符号は同一もしくは相当部分を示す。
段階での断面図、第２図ａ”ｅはこの発明の一実施例と
して２層多結晶シリコンゲート配線部の形成方法を説明
するための各段階での断面図、第３図はこの発明を適用
したＮチャネルＭＯ８形電界効果トランジスタの断面図
である。 図において、１は半導体基板、２は第１の絶縁膜、３は
第１の半導体層、４は第２の絶縁膜、５は第２の半導体
層、９は中間絶縁膜である。 なお、図中同一符号は同一もしくは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の一生面の一部上に形成された第１の絶
縁膜、この第１の絶縁膜上に形成された第１の半導体層
、この第１の半導体層の上に形成され上記半導体基板の
主面の残部の上方に庇状に延びる中間絶縁膜、上記中間
絶縁膜上と上記庇状部の上記第１の半導体層端面上と上
記半導体基板の主面の残部上とに形成された第２の絶縁
膜、及びこの第２の絶縁膜上に連続するように形成され
た第２の半導体層を備えたことを特徴とする半導体装置
。 ２ 第１および第２の半導体層に多結晶半導体層を用い
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。 ３ 第１および第２の半導体層に単結晶半導体層を用い
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3921677A JPS5828737B2 (ja) | 1977-04-05 | 1977-04-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3921677A JPS5828737B2 (ja) | 1977-04-05 | 1977-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53124090A JPS53124090A (en) | 1978-10-30 |
| JPS5828737B2 true JPS5828737B2 (ja) | 1983-06-17 |
Family
ID=12546932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3921677A Expired JPS5828737B2 (ja) | 1977-04-05 | 1977-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828737B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275420A (ja) * | 1988-09-07 | 1990-03-15 | Nissan Shatai Co Ltd | 自動車用外板のヘミング部構造及びその製造方法 |
-
1977
- 1977-04-05 JP JP3921677A patent/JPS5828737B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275420A (ja) * | 1988-09-07 | 1990-03-15 | Nissan Shatai Co Ltd | 自動車用外板のヘミング部構造及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53124090A (en) | 1978-10-30 |
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