JPS5828823B2 - インバ−タの制御装置 - Google Patents
インバ−タの制御装置Info
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- JPS5828823B2 JPS5828823B2 JP51160536A JP16053676A JPS5828823B2 JP S5828823 B2 JPS5828823 B2 JP S5828823B2 JP 51160536 A JP51160536 A JP 51160536A JP 16053676 A JP16053676 A JP 16053676A JP S5828823 B2 JPS5828823 B2 JP S5828823B2
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- circuit
- voltage
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Description
【発明の詳細な説明】
この発明は直流電力を交流電圧に変換するインバータの
制御装置に関するものである。
制御装置に関するものである。
直流電力を交流電力に変換する装置として、一般にトラ
ンジスタ、サイリスク等の半導体スイッチを使用したイ
ンバータがある。
ンジスタ、サイリスク等の半導体スイッチを使用したイ
ンバータがある。
第１図は、３相のインバータの基本回路を示すものであ
って、第１図において、Ｅは直流電源、ＣＨはチョッパ
、ＬＤｌ、ＬＤ２．ＬＤ３は負荷、Ｘ、Ｘ、Ｙ、Ｙ、Ｚ
、Ｚはそれぞ、ｉｔ、、半導体スイッチを楔形化して示
すスイッチである。
って、第１図において、Ｅは直流電源、ＣＨはチョッパ
、ＬＤｌ、ＬＤ２．ＬＤ３は負荷、Ｘ、Ｘ、Ｙ、Ｙ、Ｚ
、Ｚはそれぞ、ｉｔ、、半導体スイッチを楔形化して示
すスイッチである。
第２図は第１図の回路の動作を説明するためのもので、
第２図に示すＸ’、 Ｘ’、 Ｙ’、 Ｙ’、 Ｚ’、
Ｚ？まそれぞれ第１図に示したスイッチＸ、Ｘ、Ｙ、
Ｙ、Ｚ、Ｚに供給される信号であり・ ｅＬＤｌ・ｅＬ
Ｄ２・ｅＬＤ３はそれぞれ負荷ＬＤ１．ＬＤ２．ＬＤ３
にかかる電圧を示したものである。
第２図に示すＸ’、 Ｘ’、 Ｙ’、 Ｙ’、 Ｚ’、
Ｚ？まそれぞれ第１図に示したスイッチＸ、Ｘ、Ｙ、
Ｙ、Ｚ、Ｚに供給される信号であり・ ｅＬＤｌ・ｅＬ
Ｄ２・ｅＬＤ３はそれぞれ負荷ＬＤ１．ＬＤ２．ＬＤ３
にかかる電圧を示したものである。
いま、信号Ｘ’、 Ｘ’、 Ｙ’。Ｙ’、 Ｚ’、 Ｚ
’がそれぞれ存在するときは、これらの信号に対応する
スイッチＸ、Ｘ、Ｙ、Ｙ、Ｚ、Ｚはオン状態にあり、こ
れらの信号が零のときは、対応する各スイッチはオフ状
態となる。
’がそれぞれ存在するときは、これらの信号に対応する
スイッチＸ、Ｘ、Ｙ、Ｙ、Ｚ、Ｚはオン状態にあり、こ
れらの信号が零のときは、対応する各スイッチはオフ状
態となる。
信号Ｘ′とＸ’、 Ｙ’とｙ／、 ｚ／とＺ′は、それ
ぞれ相補の関係にあり、これらの信号が同時に存在する
ことはない。
ぞれ相補の関係にあり、これらの信号が同時に存在する
ことはない。
従ってインバータのスイッチＸ、Ｘを含むアーム、Ｙ、
Ｙを含むアーム、Ｚ、Ｚを含むアームが直流電源Ｅの短
絡回路を形成することはない。
Ｙを含むアーム、Ｚ、Ｚを含むアームが直流電源Ｅの短
絡回路を形成することはない。
信号Ｘ′とＹ□あるいはＸ′とＹ′力力量同時存在する
期間は負荷ＬＤ１に直流電圧Ｅ′が印加される。
期間は負荷ＬＤ１に直流電圧Ｅ′が印加される。
この信号Ｘ′とＹ餉存在する期間と信号Ｘ′とＹ′が存
在する期間では負荷ＬＤ１にかかる電圧の極性は異なる
。
在する期間では負荷ＬＤ１にかかる電圧の極性は異なる
。
すなわち、負荷ＬＤ１には、交流電圧が印加される。
このことはＬＤ２に関してはｘ’、 ｘ’。ｙ／、 ｙ
／をそれぞれｙ／、 ｙ／、 ｚ／、 ｚ／とおきかえ
、ＬＤ３に関してはｚ’、 ｚ’、 ｘ’、 ｘ’とお
きかえることにより同様な結果が得られる。
／をそれぞれｙ／、 ｙ／、 ｚ／、 ｚ／とおきかえ
、ＬＤ３に関してはｚ’、 ｚ’、 ｘ’、 ｘ’とお
きかえることにより同様な結果が得られる。
従って、これらの負荷ＬＤ１．ＬＤ２．ＬＤ３にそれぞ
れかかる電圧は第２図にそれぞれ示すようなｅＬＤｌ、
ｅＬＤ２゜ｅＬＤ３となる。
れかかる電圧は第２図にそれぞれ示すようなｅＬＤｌ、
ｅＬＤ２゜ｅＬＤ３となる。
信号ｘ／ 、 ｙ／、 ｚ／は互いに１２００ずれたも
のとなっているため、負荷ＬＤ１には互いに１２０°づ
つずれた３相交流電圧が印加される。
のとなっているため、負荷ＬＤ１には互いに１２０°づ
つずれた３相交流電圧が印加される。
しかしながら、このような従来装置の欠点は、インパー
ク内で電圧調整機能を持っていないため、（１）第１図
に示したようにチョッパＣＨなとの電圧調整装置が別個
必要になるということ、（２）負荷に３の倍数調波以外
の高調波が存在するということである。
ク内で電圧調整機能を持っていないため、（１）第１図
に示したようにチョッパＣＨなとの電圧調整装置が別個
必要になるということ、（２）負荷に３の倍数調波以外
の高調波が存在するということである。
この（２）の理由により、波形を正弦波化するために犬
がかりなフィルタ部が必要となり、前記（１）の理由に
あわせ、装置の大形化、重量化などをもたらし、さらに
電圧の過渡特性の劣化、効率の低下など電気的にも悪い
結果をもたらしている。
がかりなフィルタ部が必要となり、前記（１）の理由に
あわせ、装置の大形化、重量化などをもたらし、さらに
電圧の過渡特性の劣化、効率の低下など電気的にも悪い
結果をもたらしている。
この発明は、これらの欠点を除去するためになされたも
のであって、高調波、特に低次高調波を低減すると共に
過渡特性および効率のすぐれた小形、軽量化されたイン
パークの制御装置を提供するものである。
のであって、高調波、特に低次高調波を低減すると共に
過渡特性および効率のすぐれた小形、軽量化されたイン
パークの制御装置を提供するものである。
以下、この発明の一実施例を第３図〜第１１図に基づい
て詳しく説明する。
て詳しく説明する。
第３図はこの発明の基本原理を説明するためのインパー
ク構成を示すもので、第３図において、Ｅｌ ＋ Ｂ２
は直流電源、ＮＣは中性点、ＬＤｌ ＋ＬＤ２＋ＬＤ３
は負荷、Ｘ、Ｘ、Ｙ、Ｙ、Ｚ、Ｚはそれぞれ半導体スイ
ッチを楔形化して示すスイッチである。
ク構成を示すもので、第３図において、Ｅｌ ＋ Ｂ２
は直流電源、ＮＣは中性点、ＬＤｌ ＋ＬＤ２＋ＬＤ３
は負荷、Ｘ、Ｘ、Ｙ、Ｙ、Ｚ、Ｚはそれぞれ半導体スイ
ッチを楔形化して示すスイッチである。
第４図は第３図の回路の動作を説明するためのもので、
第４図に示すＸ’、 Ｘ’、 Ｙ’、 Ｙ’、 Ｚ’、
Ｚ’は第３図に示したスイッチＸ、Ｘ、Ｙ、Ｙ、Ｚ、
Ｚにそれぞれ対応する動作信号であって、各スイッチが
オンとなる期間を示している。
第４図に示すＸ’、 Ｘ’、 Ｙ’、 Ｙ’、 Ｚ’、
Ｚ’は第３図に示したスイッチＸ、Ｘ、Ｙ、Ｙ、Ｚ、
Ｚにそれぞれ対応する動作信号であって、各スイッチが
オンとなる期間を示している。
また、第４図に示すｅＬＤｌ、ｅＬＤ２．ｅＬＤ３は第
３図に示した負荷＊＊ＬＤ１．ＬＤ２．ＬＤ３それぞれ
にかかる電圧すなわちインパークの線間電圧を示してい
る。
３図に示した負荷＊＊ＬＤ１．ＬＤ２．ＬＤ３それぞれ
にかかる電圧すなわちインパークの線間電圧を示してい
る。
第４図に示す出力電圧ｅＬＤ１は信号Ｙ′とＸ′および
Ｙ′とＸ′が同時に存在するときに負荷ＬＤ１の両端に
得られるもので、信号Ｙ′とＸ′およびＹ′とＸ′がそ
れぞれ印加された場合の負荷にか５る電圧の極性は異な
る。
Ｙ′とＸ′が同時に存在するときに負荷ＬＤ１の両端に
得られるもので、信号Ｙ′とＸ′およびＹ′とＸ′がそ
れぞれ印加された場合の負荷にか５る電圧の極性は異な
る。
他の負荷ＬＩ）２．ＬＤ３にかかる電圧は負荷ＬＤ１と
同様であるが、位相が第４図からも理解されるように負
荷ＬＤ１に対して１２０°、２４００それぞれずれたも
のとなる。
同様であるが、位相が第４図からも理解されるように負
荷ＬＤ１に対して１２０°、２４００それぞれずれたも
のとなる。
出力電圧ｅＬＤ１．ｅＬＤ２゜ｅＬＤ３はＸ′とｘ／、
ｙ／とｙ／、 ｚ／とＺ′のパルスを各々合成したも
のになるため、第４図に示すような転流位置Ａ１．Ｂ１
・・・Ｃｎ、Ｄｎの値を適当に選ぶことにより・ｅＬＤ
ｔ・ｅＬＤ２・ｅＬＤ３の実効値を調節できると共に、
低次高調波を抑制できる。
ｙ／とｙ／、 ｚ／とＺ′のパルスを各々合成したも
のになるため、第４図に示すような転流位置Ａ１．Ｂ１
・・・Ｃｎ、Ｄｎの値を適当に選ぶことにより・ｅＬＤ
ｔ・ｅＬＤ２・ｅＬＤ３の実効値を調節できると共に、
低次高調波を抑制できる。
次に、前記転流位置と高調波の関係を更に詳しく説明す
る。
る。
いま、基本波交流の半サイクル内の転流回数を２ｎ回と
し、その転流位置は基本波交流の半サイクルの中心（百
）に対し、対称となるようにし、半周期つって正負が逆
転するようにすると各転流位置Ａｋ、Ｂｋ、Ｃｋ、Ｄｋ
は次の関係になる。
し、その転流位置は基本波交流の半サイクルの中心（百
）に対し、対称となるようにし、半周期つって正負が逆
転するようにすると各転流位置Ａｋ、Ｂｋ、Ｃｋ、Ｄｋ
は次の関係になる。
このような、いわゆるパルス幅変調型のインバータの理
論中性点ＮＣから測った交流電圧ｅの各調波成分の波高
値Ｅ（２ｍ−１）は次式となる。
論中性点ＮＣから測った交流電圧ｅの各調波成分の波高
値Ｅ（２ｍ−１）は次式となる。
この（２）式で（２ｍ−１）は高調波の次数（ｍｌ、２
．３・・・）であり、Ｅは、Ｅｌ−Ｂ２−Ｅなる直流電
圧の大きさである。
．３・・・）であり、Ｅは、Ｅｌ−Ｂ２−Ｅなる直流電
圧の大きさである。
（２）式において、独立変数である転流位置Ａｋを適当
に選ぶことにより（ｎ−１，）個の高調波をＯｌもしく
は十分小さな値にして基本波電圧の振幅の大きさを種々
の値にすることができる。
に選ぶことにより（ｎ−１，）個の高調波をＯｌもしく
は十分小さな値にして基本波電圧の振幅の大きさを種々
の値にすることができる。
第５図はｎ ＝ ３で第５調波および、第７調波をＯに
して基本波成分の大きさを変えた場合の転流位置Ａ０．
Ａ２．Ａ３の値を示す。
して基本波成分の大きさを変えた場合の転流位置Ａ０．
Ａ２．Ａ３の値を示す。
こＳで負荷ＬＤ、 。Ｌ Ｄ２ 、 Ｌ Ｄ３にかＳる
電圧ｅＬＤ１．ｅＬＤ２．ｅＬＤ３はｘ／、 ｙ／、
ｚ／の信号が１２０°づつずれたものであるため、第３
調波およびその倍数調波は消える。
電圧ｅＬＤ１．ｅＬＤ２．ｅＬＤ３はｘ／、 ｙ／、
ｚ／の信号が１２０°づつずれたものであるため、第３
調波およびその倍数調波は消える。
その結果、負荷電圧に含まれる高調波は第１１、第１３
、第１７、第１９、第２５・・・調波となる。
、第１７、第１９、第２５・・・調波となる。
第５図において、基本波の大きさ、すなわち波高値を０
．６から１．１まで変化させても、転流位置のうちＡは
０〜１２．２５ごＡ２は６７．５°＝７ｓ７ｓ’：Ａ３
は７８７５°〜９００内に入っているため、記憶装置に
入れておく内容は００〜９０°を８等分して各基本波の
大きさに対し、Ａ１はＯｏからの変化分、Ａ３は７８．
７５°からの変化分を記憶装置に入れておくだけでよい
。
．６から１．１まで変化させても、転流位置のうちＡは
０〜１２．２５ごＡ２は６７．５°＝７ｓ７ｓ’：Ａ３
は７８７５°〜９００内に入っているため、記憶装置に
入れておく内容は００〜９０°を８等分して各基本波の
大きさに対し、Ａ１はＯｏからの変化分、Ａ３は７８．
７５°からの変化分を記憶装置に入れておくだけでよい
。
このため、Ｏｏからの各転流を記憶する方法に比ベメモ
リの容量を減らすことが可能になる。
リの容量を減らすことが可能になる。
第６図はこの発明の一実施例を示すものであつて、第６
図において、１は基本波交流周波ＦのＮ（Ｎは非常に大
きい）倍の周波数を持つパルスを発生する基準パルス発
生器、２はカウンタ例えば角度で９００７８分だけカウ
ントできるバイナリ−カウンタ、３は排他的論理和回路
、４は比較判定回路、５はデータセレクタ、６はラッチ
回路、７はカウンタ例えば８進カウンク、８はカウンタ
例えば４進カウンタ、９，１０，１１は記憶装置、１２
は電圧設定回路、１３は論理回路、１４はＡＮＤ回路、
１５は単安定マルチバイブレークである。
図において、１は基本波交流周波ＦのＮ（Ｎは非常に大
きい）倍の周波数を持つパルスを発生する基準パルス発
生器、２はカウンタ例えば角度で９００７８分だけカウ
ントできるバイナリ−カウンタ、３は排他的論理和回路
、４は比較判定回路、５はデータセレクタ、６はラッチ
回路、７はカウンタ例えば８進カウンク、８はカウンタ
例えば４進カウンタ、９，１０，１１は記憶装置、１２
は電圧設定回路、１３は論理回路、１４はＡＮＤ回路、
１５は単安定マルチバイブレークである。
次にこの装置の動作を第７図〜第９図の信号波形と共に
説明する。
説明する。
なお、理解をよくするために、第７図〜第９図の信号波
形のうち一部を重複して記載し、それらは同一符号で示
す。
形のうち一部を重複して記載し、それらは同一符号で示
す。
基準パルス発振器１より発生された第７図に示すような
信号ａはパイナリーカウンク２に供給される。
信号ａはパイナリーカウンク２に供給される。
パイナリーカウンクの出力すは、考えやすくするために
各ビットに２のべき乗の重みをかけて考えると第７図の
ｂのようなアナログ量として考えることができる。
各ビットに２のべき乗の重みをかけて考えると第７図の
ｂのようなアナログ量として考えることができる。
この出力すは各ビットの排他的論理和回路３に供給され
、一方バイナリ−カウンタ２の第７図に示すような最上
の桁の出力Ｃが８進カウンターに供給される。
、一方バイナリ−カウンタ２の第７図に示すような最上
の桁の出力Ｃが８進カウンターに供給される。
この８進カウンク７の出力を受ける４進カウンク８の第
７図に示すような下位ビットの出力ｄはパイナリーカウ
ンク２の出力すと共に排他的論理和回路３で論理処理さ
れ、その結果、第７図に示すような出力ｅが比較判定回
路４に供給される。
７図に示すような下位ビットの出力ｄはパイナリーカウ
ンク２の出力すと共に排他的論理和回路３で論理処理さ
れ、その結果、第７図に示すような出力ｅが比較判定回
路４に供給される。
この出力ｅは、ｂと同様に各ビットに２のべき乗をかけ
て考えると同図に示すようになる。
て考えると同図に示すようになる。
一方、記憶装置９〜１１には、各固定位置からの変化分
（Ａ１−０°）（Ａ２−６７．５°） （Ａ３−７８．
７５°）の値を原市倍した値Ａ； 、 Ａ４ 、 ｋ′
３が基本波電圧に対応して記憶されている。
（Ａ１−０°）（Ａ２−６７．５°） （Ａ３−７８．
７５°）の値を原市倍した値Ａ； 、 Ａ４ 、 ｋ′
３が基本波電圧に対応して記憶されている。
記憶装置９〜１１は、電圧設定回路１２の第８図に示す
ような出力りをバイナリ−カウンタ２の第８図に示すよ
うな出力Ｃの立ち下りのみに応答して作動する単安定マ
ルチバイブレーク１５の第８図に示すような出力ｆで読
み込み、それ以外は、電圧設定回路１２の出力りが何で
あれ変わらないラッチ回路６の第８図に示すような出力
ｇによってアドレス指示される。
ような出力りをバイナリ−カウンタ２の第８図に示すよ
うな出力Ｃの立ち下りのみに応答して作動する単安定マ
ルチバイブレーク１５の第８図に示すような出力ｆで読
み込み、それ以外は、電圧設定回路１２の出力りが何で
あれ変わらないラッチ回路６の第８図に示すような出力
ｇによってアドレス指示される。
但し、ｇ。ｈの信号はディジクル量に対し、２のべき乗
の重みをかけたアナログ量として図示している。
の重みをかけたアナログ量として図示している。
ラッチ回路６によりアドレス指示された記憶装置９〜１
１は出力１１〜ｉ３をそれぞれ発生する。
１は出力１１〜ｉ３をそれぞれ発生する。
記憶装置９〜１１によりそれぞれ発生された出力ｉ１〜
ｉ３のうちどの出力を使うべきかは、データセレクタ５
に対し、４進カウンク８の第８図に示すような出力ｄ２
ｇのうち下位ビットの出力ｄおよび８進カウンク７の出
力である第８図に示すような３ビツトの出力に、ｌ、ｍ
（ｍが最大位）を用い、ゲート回路１３の出力Ｊによっ
て指示する。
ｉ３のうちどの出力を使うべきかは、データセレクタ５
に対し、４進カウンク８の第８図に示すような出力ｄ２
ｇのうち下位ビットの出力ｄおよび８進カウンク７の出
力である第８図に示すような３ビツトの出力に、ｌ、ｍ
（ｍが最大位）を用い、ゲート回路１３の出力Ｊによっ
て指示する。
これらの論理式は次のように表わすことができる。
ｋ１ｍ
ｏｏｏ。
１ □ １ □）゛・を選択
０ ０ １、 １
１ 、 。
。）ｉ・を選択０ １ １ １
１ ｏ ｏ ｏ）“・を選択
上記論理式にｄ、に、ｌ、ｍが合わない場合には、ゲー
ト回路１３は第８図に示すような別の出力ｎをＯにし、
合う場合には出力ｎを１にする。
ト回路１３は第８図に示すような別の出力ｎをＯにし、
合う場合には出力ｎを１にする。
また、比較判定回路４は排他的論理和回路３の第９図に
示すような出力ｅとデータセレクタ５の第９図に示すよ
うな出力０が一致した時に第９図に示すような出力ｐを
ＡＮＤ回路１４に供給し、ＡＮＤ回路１４は比較判定回
路４から出力ｐとゲート回路１３からの出力ｎ（第８図
）を論理処理して、第９図に示すような出力をｒを発生
する。
示すような出力ｅとデータセレクタ５の第９図に示すよ
うな出力０が一致した時に第９図に示すような出力ｐを
ＡＮＤ回路１４に供給し、ＡＮＤ回路１４は比較判定回
路４から出力ｐとゲート回路１３からの出力ｎ（第８図
）を論理処理して、第９図に示すような出力をｒを発生
する。
このＡＮＤ回路１４の出力ｒは第４図の信号Ｘ′のＡ１
〜Ｄ３までの各転流位置に対応する。
〜Ｄ３までの各転流位置に対応する。
このＡＮＤ回路１４からの出力ｒと前記４進カウンク８
の出力ｑおよび８進カウンク７の出力ｋ、第１０図に示
すような論理回路を通すことにより、第４図に示したＸ
／、 Ｘ／の信号を得ることができる。
の出力ｑおよび８進カウンク７の出力ｋ、第１０図に示
すような論理回路を通すことにより、第４図に示したＸ
／、 Ｘ／の信号を得ることができる。
第１０図において、１６はフリップフロップ、１７．１
８はＡＮＤ回路、１９はＯＲ回路、２０゜２１はＮＯＴ
回路、２２は単安定マルチバイブレークであり、４進カ
ウンク８の出力ｄは単安定マルチバイブレーク２２に供
給され、単安定マルチバイブレーク２２はこの立ち下り
のみで動作し、短い間リセット信号をフリップフロップ
１６に供給する。
８はＡＮＤ回路、１９はＯＲ回路、２０゜２１はＮＯＴ
回路、２２は単安定マルチバイブレークであり、４進カ
ウンク８の出力ｄは単安定マルチバイブレーク２２に供
給され、単安定マルチバイブレーク２２はこの立ち下り
のみで動作し、短い間リセット信号をフリップフロップ
１６に供給する。
また、フリップフロップ１６は入力信号としてＡＮＤ回
路１４から第１１図に示すような出力ｒを受け、その出
力側に第１１図に示すような出力Ｓとその反転出力Ｓを
発生する。
路１４から第１１図に示すような出力ｒを受け、その出
力側に第１１図に示すような出力Ｓとその反転出力Ｓを
発生する。
これらの出力ｓ、ｓはそれぞれＡＮＤ回路１７，１８の
入力となる。
入力となる。
また、４進カウンタ８の第１１図に示すような出力ｑは
ＡＮＤ回路１７に供給され、方ＡＮＤ回路１８には出力
ｑをＮＯＴ回路２０で反転した出力ｑが供給される。
ＡＮＤ回路１７に供給され、方ＡＮＤ回路１８には出力
ｑをＮＯＴ回路２０で反転した出力ｑが供給される。
この結果ＡＮＤ回路１７の出力側には第１１図に示すよ
うな出力ｑ。
うな出力ｑ。
Ｓが得られ、ＡＮＤ回路１８の出力側には第１１図に示
すような出力ｑ、ｓが得られ、もってＯＲ回路１９の出
力側には第１１図に示すような出力ｑ−５＋ｑ−８が得
られる。
すような出力ｑ、ｓが得られ、もってＯＲ回路１９の出
力側には第１１図に示すような出力ｑ−５＋ｑ−８が得
られる。
この出力ｑ−５＋ｑ＋ｉが第４図に示した信号Ｘ′に対
応するものであり、この信号Ｘ′をさらにＮＯＴ回路２
１で反転することにより相補の関係にある信号Ｘ′が得
られる。
応するものであり、この信号Ｘ′をさらにＮＯＴ回路２
１で反転することにより相補の関係にある信号Ｘ′が得
られる。
第４図に示した信号Ｙ 、 Ｙ 、 Ｚ’、 Ｚ’につ
いても同様にして得ることができ、この場合、記憶装置
９〜１１を共通にするにはデータセレクタ５と比較判定
回路４の間に、ラッチ回路を挿入すればよく、このラッ
チ回路は、電圧設定回路１２の後にあるラッチ回路６よ
り、メモリのアクセスタイムだけ、さらに遅れて保持す
るようなものであればよい。
いても同様にして得ることができ、この場合、記憶装置
９〜１１を共通にするにはデータセレクタ５と比較判定
回路４の間に、ラッチ回路を挿入すればよく、このラッ
チ回路は、電圧設定回路１２の後にあるラッチ回路６よ
り、メモリのアクセスタイムだけ、さらに遅れて保持す
るようなものであればよい。
以上の説明から明らかなように、この発明に係るインパ
ークの制御装置によれば、基本波信号の半周期の間に所
定の高調波を減少させるための複数個のパルスを発生す
るように構成することによって、インパークの出力を制
御すると同時に高調波、特に低次の高調波を低減するこ
とができ、しかも、装置の小形化、軽量化がはかれ、さ
らに電圧調整部分のむだ時間も減少しているため、過度
特性や効率などの緒特性も向上することができる。
ークの制御装置によれば、基本波信号の半周期の間に所
定の高調波を減少させるための複数個のパルスを発生す
るように構成することによって、インパークの出力を制
御すると同時に高調波、特に低次の高調波を低減するこ
とができ、しかも、装置の小形化、軽量化がはかれ、さ
らに電圧調整部分のむだ時間も減少しているため、過度
特性や効率などの緒特性も向上することができる。
また、この発明は基準パルス発生器の周波数を固定する
ことにより、定周波電源装置←特に定電圧定周波数電源
装置）に応用することが可能であるのみならず、基準パ
ルス発生器の周波数を可変とすることにより、可変電圧
可変周波数電源装置を応用することも可能である。
ことにより、定周波電源装置←特に定電圧定周波数電源
装置）に応用することが可能であるのみならず、基準パ
ルス発生器の周波数を可変とすることにより、可変電圧
可変周波数電源装置を応用することも可能である。
第１図は一般的に用いられるインバータの構成国、第２
図は第１図の動作を説明するための信号波形図、第３図
はこの発明の基本原理を説明するためのインバータ構成
国、第４図は第３図の動作を説明するための信号波形図
、第５図は第４図に関連して転流位置を示す特性図、第
６図はこの発明の一実施例を示すブロック図、第７図〜
第９図は第６図の動作を説明するための信号波形図、第
１０図はこの発明の一実施例の部を示すブロック図、第
１１図は第１０図の動作を説明するための信号波形図で
ある。 図中、１は基準パルス発生器、２はバイナＩＪ−カウン
タ、３は排他的論理和回路、４は比較判定回路、５はデ
ータセレクタ、６はラッチ回路、７は８進カウンタ、８
は４進カウンタ、９，１０゜１１は記憶装置、１２は電
圧設定回路、１３は論理回路、１４．１７．１８はＡＮ
Ｄ回路、１５゜２２は単安定マルチバイブレーク、１６
はフリップフロップ、１９はＯＲ回路、２０．２１はＮ
ＯＴ回路である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。
図は第１図の動作を説明するための信号波形図、第３図
はこの発明の基本原理を説明するためのインバータ構成
国、第４図は第３図の動作を説明するための信号波形図
、第５図は第４図に関連して転流位置を示す特性図、第
６図はこの発明の一実施例を示すブロック図、第７図〜
第９図は第６図の動作を説明するための信号波形図、第
１０図はこの発明の一実施例の部を示すブロック図、第
１１図は第１０図の動作を説明するための信号波形図で
ある。 図中、１は基準パルス発生器、２はバイナＩＪ−カウン
タ、３は排他的論理和回路、４は比較判定回路、５はデ
ータセレクタ、６はラッチ回路、７は８進カウンタ、８
は４進カウンタ、９，１０゜１１は記憶装置、１２は電
圧設定回路、１３は論理回路、１４．１７．１８はＡＮ
Ｄ回路、１５゜２２は単安定マルチバイブレーク、１６
はフリップフロップ、１９はＯＲ回路、２０．２１はＮ
ＯＴ回路である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ 直流を交流に変換するインバータの制御装置におい
て、基準パルス発生器と、種々の基本波電圧に対して特
定高調波を減少させるのに適したあらかじめ計算した複
数個の転流時点を別々の特定時点からの変数として記憶
した記憶装置と、インバータの直流入力電圧に対する交
流出力電圧基本波成分の比率を設定する電圧設定装置と
、この電圧設定装置からの出力と前記基準パルス発生器
の出力に関連して前記別々の特定時点からの変数として
記憶された転流時点を前記記憶装置より読み出す論理手
段とを備えたことを特徴とするインバータの制御装置。 ２ 論理手段は、比較判定回路、データセレククラッチ
回路、複数個のカウンタおよび論理回路を含む特許請求
の範囲第１項記載のインバータの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51160536A JPS5828823B2 (ja) | 1976-12-27 | 1976-12-27 | インバ−タの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51160536A JPS5828823B2 (ja) | 1976-12-27 | 1976-12-27 | インバ−タの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5381915A JPS5381915A (en) | 1978-07-19 |
| JPS5828823B2 true JPS5828823B2 (ja) | 1983-06-18 |
Family
ID=15717088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51160536A Expired JPS5828823B2 (ja) | 1976-12-27 | 1976-12-27 | インバ−タの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828823B2 (ja) |
-
1976
- 1976-12-27 JP JP51160536A patent/JPS5828823B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5381915A (en) | 1978-07-19 |
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