JPS5829214A - スイツチトキヤパシタフイルタ - Google Patents
スイツチトキヤパシタフイルタInfo
- Publication number
- JPS5829214A JPS5829214A JP12758781A JP12758781A JPS5829214A JP S5829214 A JPS5829214 A JP S5829214A JP 12758781 A JP12758781 A JP 12758781A JP 12758781 A JP12758781 A JP 12758781A JP S5829214 A JPS5829214 A JP S5829214A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- operational amplifier
- switched
- analog switch
- analog switches
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 3
- RCJVRSBWZCNNQT-UHFFFAOYSA-N dichloridooxygen Chemical compound ClOCl RCJVRSBWZCNNQT-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明汀、ＭＯ５１構造の集積回路（以下、ＩＣと略記
する。〕で形成されているスイッチトキャパシタフイル
タ（以下、８０Ｆと略記する。）の低消費電力化に関す
る。
する。〕で形成されているスイッチトキャパシタフイル
タ（以下、８０Ｆと略記する。）の低消費電力化に関す
る。
従来、モノリシック８（！ＩＦにおいては、その構成要
素である演算増幅器は、常に１個当り１００〜１０００
μムの電流が流れるように構成されていた。このため、
ＢＣ１ｆ用いたアナログディジタル混載集積回路におい
ては、ディジタル部分が著しく低電力化されている一方
で５ＯＦＵ低電力下を妨げる要因を成していた。本発明
はかかる欠点を除去したものであり、アナログディジタ
ル混賊集積回路民おける８０Ｆの大幅な低電力化を達成
するものである。
素である演算増幅器は、常に１個当り１００〜１０００
μムの電流が流れるように構成されていた。このため、
ＢＣ１ｆ用いたアナログディジタル混載集積回路におい
ては、ディジタル部分が著しく低電力化されている一方
で５ＯＦＵ低電力下を妨げる要因を成していた。本発明
はかかる欠点を除去したものであり、アナログディジタ
ル混賊集積回路民おける８０Ｆの大幅な低電力化を達成
するものである。
以下、ＬＯ梯子形ローパスフィルタをシミュレートシた
８０Ｆを例にとり、図面を用いて本発明を詳細に説明す
る。第１図にｂｅ梯子形ローパスフィルタの回路図の一
部を示す。同図で１０１及び１０３はインダクタを、１
００及び１０２はキャパシタをそれぞれ示し、 １０
４ 、１０５ 、１０６゜１０７ｔｊいずれ４節点を示
ｊ。１０１．１０２０素子値をそれぞれＬ（Ｂ）ｔｏ伊
）とし、節点１０４からみた節点１０５の電位をＶ、
（Ｖ）％ インダクタ１０１を通って節点１０５から節
点１０６へ流れる電流を１雪（４）、節点目１からみた
節点１０６の電位ｔｖｓ（ｖ）、インダクタ１０５ｔ−
通って節点１０６から節Ａ１０７へ流れる電流をＩ４（
、Ａ）とすると、インダクタ１０１、キャパシタ１０２
において次式％式％ ただし、８冨ｊ２Ｋｆ （ｊ−ｖ／−１，ｆｉｊｌ１号
周波畿〕とする。式１１１ 、１２１を従来の方法によ
って８０ＰＫ置き換えるとＩＮ２図（ａ）Ｋ示すように
なる。＠２図（ａ）Ｋシいて、各記号の意味は次のとお
りである。
８０Ｆを例にとり、図面を用いて本発明を詳細に説明す
る。第１図にｂｅ梯子形ローパスフィルタの回路図の一
部を示す。同図で１０１及び１０３はインダクタを、１
００及び１０２はキャパシタをそれぞれ示し、 １０
４ 、１０５ 、１０６゜１０７ｔｊいずれ４節点を示
ｊ。１０１．１０２０素子値をそれぞれＬ（Ｂ）ｔｏ伊
）とし、節点１０４からみた節点１０５の電位をＶ、
（Ｖ）％ インダクタ１０１を通って節点１０５から節
点１０６へ流れる電流を１雪（４）、節点目１からみた
節点１０６の電位ｔｖｓ（ｖ）、インダクタ１０５ｔ−
通って節点１０６から節Ａ１０７へ流れる電流をＩ４（
、Ａ）とすると、インダクタ１０１、キャパシタ１０２
において次式％式％ ただし、８冨ｊ２Ｋｆ （ｊ−ｖ／−１，ｆｉｊｌ１号
周波畿〕とする。式１１１ 、１２１を従来の方法によ
って８０ＰＫ置き換えるとＩＮ２図（ａ）Ｋ示すように
なる。＠２図（ａ）Ｋシいて、各記号の意味は次のとお
りである。
２０１．２０２・・・ＭＯ５１演算増幅器２０３．２０
５・・・正電源 ２０４．２０６・・・員電源 ２０７．２０８・・・接地（グラウンド）２０９．２１
０，２１１，２１２・・・キャパシタ２ｍ５，２ｔａ、
２ｔ５．２ｔ６，２１７゜２１８．２１９，２２０・・
・アナログスイッチ（トランスファーゲート又はトラン
スミッションゲート） Ｗ４２図（ａ） において、アナログスイッチ２１３゜
２１４．２１９，１２０は第２図（ｂ）ｖｃ示すクロッ
ク信号ＯＬＩでスイッチングされ、アナログスイッチ２
．１５．２１６．２１７．２１８にクロック信号ＯＬ、
２でスイッチングされている。（ただしアナログスイッ
チ２１３〜２２０はクロック信号がハイでオン、ローで
オフするものとする。）端子２２１ ＫＦｉＶｌ（Ｖ）
Ｋ相当する信号が、ま′ｆｅｎ子２２３に′は工４（Ａ
）Ｋ相当する信号が入力されている。この結果、節点２
２２には工、（ム）に相当する信号が°、まｔ１節点２
２４にはｖｓ（ｖ）ｒｃ相幽する信号が得られる。とこ
ろて、第２図（ｂ） においてｃｂｔがハイの期間をＰ
Ｉ、ＯＬ２がノ・イの期間１ｉ−Ｐ２とすると、演算増
幅器２０１を用いて電荷の転送が行われるのはＰ２の期
間のみであり、演算増幅器２０２を用いて電荷の転送が
行われるのハＰ１の期間のみである。電荷転送が行われ
ていない期間においてはキャパシタ２ ｔ Ｏ＊ ２１
２に蓄えられた電荷の保持が行われているだけである。
５・・・正電源 ２０４．２０６・・・員電源 ２０７．２０８・・・接地（グラウンド）２０９．２１
０，２１１，２１２・・・キャパシタ２ｍ５，２ｔａ、
２ｔ５．２ｔ６，２１７゜２１８．２１９，２２０・・
・アナログスイッチ（トランスファーゲート又はトラン
スミッションゲート） Ｗ４２図（ａ） において、アナログスイッチ２１３゜
２１４．２１９，１２０は第２図（ｂ）ｖｃ示すクロッ
ク信号ＯＬＩでスイッチングされ、アナログスイッチ２
．１５．２１６．２１７．２１８にクロック信号ＯＬ、
２でスイッチングされている。（ただしアナログスイッ
チ２１３〜２２０はクロック信号がハイでオン、ローで
オフするものとする。）端子２２１ ＫＦｉＶｌ（Ｖ）
Ｋ相当する信号が、ま′ｆｅｎ子２２３に′は工４（Ａ
）Ｋ相当する信号が入力されている。この結果、節点２
２２には工、（ム）に相当する信号が°、まｔ１節点２
２４にはｖｓ（ｖ）ｒｃ相幽する信号が得られる。とこ
ろて、第２図（ｂ） においてｃｂｔがハイの期間をＰ
Ｉ、ＯＬ２がノ・イの期間１ｉ−Ｐ２とすると、演算増
幅器２０１を用いて電荷の転送が行われるのはＰ２の期
間のみであり、演算増幅器２０２を用いて電荷の転送が
行われるのハＰ１の期間のみである。電荷転送が行われ
ていない期間においてはキャパシタ２ ｔ Ｏ＊ ２１
２に蓄えられた電荷の保持が行われているだけである。
従って電荷転送が行われていない期間中は演算増幅器を
オフ状態即ち電流が全く流れない状態にしておいてもフ
ィルタの伝送特性に影響はない、この点に鑑みて、本発
明では第１図に示すＩ、Ｏ梯形フィルタを第３図（ａ）
のごとく実現する。第３図（ａ）において、記号２０１
〜２２４は第２図（ａ）の同一記号のものと同じものを
表わす。３０１，３０２゜５０３．３０４，３０５，３
０６はいずれもアナログスイッチ（トランスファーゲー
ト又にトランスミッションゲート）ｔ−表わす。第３図
（ａ）においてアナログスイッチ５０ｔ、ｘ０２，３０
５ｔｊ（１！Ｌ２に同期したクロック信号ＯＬ２０によ
ってスイッチングされ、アナログスイッチ５０５゜５０
４．３０６はＣ！ＬＩＫ同期したクロック信号０Ｌ１０
によってスイッチングされる。０Ｌ１０として０Ｌ１ｔ
−１ＯＬ２０としてＯＸ、２ｔ−用いてもよい。また、
クロック信号の伝ばん遅延、電源投入直後の演算増幅器
の不安定性等を考慮して（！Ｌｌ ｏとしてｍｓ図（ｂ
）ｒｃ示−ｒ、ｃＬｓ 、Ｃｌ２Ｏとして第３図（ｂ）
に示すＯＬ４のごとく余裕をもたせた信号管用いてもよ
い。（ここで、アナログスイッチ３０１，３０２，５０
５は０Ｌ２０が）為イのときオン、ローのときオフとな
り、アナログスイッチ！ＳＯ５，５０４，３０６は０１
，１０がハイのときオン、ローのときオフとなるものと
するＤｓａｐｌｋｇ、ｓ図（ａ）のごとく構成すること
により、８０Ｆｔ構成する演算増幅器で消費される電力
は第２図（ａ）のような従来の構成に比べてｉ以下に低
減される。本発明の構成ｔｌｊＬｏ梯形フィルタをシミ
ュレートしたリープフロラダ形のｓａｙすべてに適用で
きる。第４図に本発明に用いるアナログスイッチを付加
した演算増幅器の一構成例を示す。
オフ状態即ち電流が全く流れない状態にしておいてもフ
ィルタの伝送特性に影響はない、この点に鑑みて、本発
明では第１図に示すＩ、Ｏ梯形フィルタを第３図（ａ）
のごとく実現する。第３図（ａ）において、記号２０１
〜２２４は第２図（ａ）の同一記号のものと同じものを
表わす。３０１，３０２゜５０３．３０４，３０５，３
０６はいずれもアナログスイッチ（トランスファーゲー
ト又にトランスミッションゲート）ｔ−表わす。第３図
（ａ）においてアナログスイッチ５０ｔ、ｘ０２，３０
５ｔｊ（１！Ｌ２に同期したクロック信号ＯＬ２０によ
ってスイッチングされ、アナログスイッチ５０５゜５０
４．３０６はＣ！ＬＩＫ同期したクロック信号０Ｌ１０
によってスイッチングされる。０Ｌ１０として０Ｌ１ｔ
−１ＯＬ２０としてＯＸ、２ｔ−用いてもよい。また、
クロック信号の伝ばん遅延、電源投入直後の演算増幅器
の不安定性等を考慮して（！Ｌｌ ｏとしてｍｓ図（ｂ
）ｒｃ示−ｒ、ｃＬｓ 、Ｃｌ２Ｏとして第３図（ｂ）
に示すＯＬ４のごとく余裕をもたせた信号管用いてもよ
い。（ここで、アナログスイッチ３０１，３０２，５０
５は０Ｌ２０が）為イのときオン、ローのときオフとな
り、アナログスイッチ！ＳＯ５，５０４，３０６は０１
，１０がハイのときオン、ローのときオフとなるものと
するＤｓａｐｌｋｇ、ｓ図（ａ）のごとく構成すること
により、８０Ｆｔ構成する演算増幅器で消費される電力
は第２図（ａ）のような従来の構成に比べてｉ以下に低
減される。本発明の構成ｔｌｊＬｏ梯形フィルタをシミ
ュレートしたリープフロラダ形のｓａｙすべてに適用で
きる。第４図に本発明に用いるアナログスイッチを付加
した演算増幅器の一構成例を示す。
同図において、４２１ｉｊ反転入力端子１，４２２ｔｌ
−１非反転入力端子、４２３は出力端子、４２４は正電
源、４２５は負電源である。ＰチャネルＭＯ８ｐＨＴ４
０１及びＮチャネルＭＯ８１ＦＫ’ｒ４０２はバイアス
回路を形成し節点Ａ２０ＴＬｕ定電位が得られる。Ｐチ
ャネルＭＯｓＦＩＴ４０３，４０４及びＮチャネルＭＯ
８７に７４０５．４０６．４０７は差動増幅段を、Ｐチ
ャネルＭＯ８Ｆ１１ｔ？４０８及びＮチャネルＭＯ８Ｆ
］１ｉＴ４ｆ１９にレベルシフト段を形成する。Ｐチャ
ネルアナログスイッチ４ｔＱ及びＮチャネルアナログス
イッチ４１１は他のＭＯ８１ＦＩｅ１４０１〜４０９に
比べｆ−’ｒネル幅／チャネル長を十分大きくとりコン
ダクタンス係数を十分に大きくする必要がある。亀子４
２６Ｋ ｕ 、演算増幅器のオン、オフを制御するクロ
ック信号ＯＬＩ Ｏ筐７？、はＣｌ２Ｏが入力される。
−１非反転入力端子、４２３は出力端子、４２４は正電
源、４２５は負電源である。ＰチャネルＭＯ８ｐＨＴ４
０１及びＮチャネルＭＯ８１ＦＫ’ｒ４０２はバイアス
回路を形成し節点Ａ２０ＴＬｕ定電位が得られる。Ｐチ
ャネルＭＯｓＦＩＴ４０３，４０４及びＮチャネルＭＯ
８７に７４０５．４０６．４０７は差動増幅段を、Ｐチ
ャネルＭＯ８Ｆ１１ｔ？４０８及びＮチャネルＭＯ８Ｆ
］１ｉＴ４ｆ１９にレベルシフト段を形成する。Ｐチャ
ネルアナログスイッチ４ｔＱ及びＮチャネルアナログス
イッチ４１１は他のＭＯ８１ＦＩｅ１４０１〜４０９に
比べｆ−’ｒネル幅／チャネル長を十分大きくとりコン
ダクタンス係数を十分に大きくする必要がある。亀子４
２６Ｋ ｕ 、演算増幅器のオン、オフを制御するクロ
ック信号ＯＬＩ Ｏ筐７？、はＣｌ２Ｏが入力される。
冑、アナログスイッチは第４図のごとく正負間電源に付
加される必要はなく、正又は負のいずれか一方の電源に
付加されていれば十分である。
加される必要はなく、正又は負のいずれか一方の電源に
付加されていれば十分である。
以上述べたごとく、本発明は、演算増幅器の電源端子及
び電荷の保持を行なっているキャノくシタにサンプリン
グのクロック信号に同期したクロック信号でスイッチン
グされるアナログスイッチを接続することによりｓｅｐ
消費電力を大幅に低減するものである。
び電荷の保持を行なっているキャノくシタにサンプリン
グのクロック信号に同期したクロック信号でスイッチン
グされるアナログスイッチを接続することによりｓｅｐ
消費電力を大幅に低減するものである。
第１図にシミュレートされるＬＯ梯形フィルタの一例。
ｗ４２図（、）は従来構成によるｓａｙの一例。
ｍ ２１ｍ（ｂＤ：ｒ ｍ ２図（ａ）のアナログスイ
ッチに印加されるクロック信号の一例。 第３図（ａ）は本発明による８０Ｆの一構成例。 第３図（ｂ＞ｔａｘｓ図（ａ）のアナログスイッチに印
加きれるクロック信号の一例。 第４図は本発明に用いられる演算増幅器の一構成例。 以 上 第１図 Ｕｔ＞ （トノ 第２図
ッチに印加されるクロック信号の一例。 第３図（ａ）は本発明による８０Ｆの一構成例。 第３図（ｂ＞ｔａｘｓ図（ａ）のアナログスイッチに印
加きれるクロック信号の一例。 第４図は本発明に用いられる演算増幅器の一構成例。 以 上 第１図 Ｕｔ＞ （トノ 第２図
Claims (1)
- 【特許請求の範囲】 １１１Ｍ０Ｂ構造の演算増幅器、アナログスイッチ及び
キャパシタより成り、モノリシック集積Ｎ′路として形
成されているスイッチトキャパシタフイルタであって、
前記キャパシタのうち少なくとも一つは第一のクロック
信号によってスイッチングされており、前記演算増幅器
の正電源側、負電源側のうち少なくと４一方にＦＸ第一
のクロック信号に同期している第二のクロック信号によ
ってスイッチングされるアナログスイッチが設けられて
いることｔ４１１とするスイッチトキャパシタフイルタ
。 （２１第一のクロック信号によってはスイッチングされ
ていないキャパシタと直列に、第二のクロック信号によ
ってスイッチングされるアナログスイッチが接続されて
いることを特徴とする特許請求範囲第一項記載のスイッ
チトキャパシタフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12758781A JPS5829214A (ja) | 1981-08-14 | 1981-08-14 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12758781A JPS5829214A (ja) | 1981-08-14 | 1981-08-14 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829214A true JPS5829214A (ja) | 1983-02-21 |
| JPS6358491B2 JPS6358491B2 (ja) | 1988-11-16 |
Family
ID=14963752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12758781A Granted JPS5829214A (ja) | 1981-08-14 | 1981-08-14 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285509A (ja) * | 1985-10-11 | 1987-04-20 | Nec Corp | 発振器 |
| US5030083A (en) * | 1989-12-28 | 1991-07-09 | Tigers Polymer Corporation | Apparatus for manufacturing a hollow synthetic resin product |
-
1981
- 1981-08-14 JP JP12758781A patent/JPS5829214A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE=1977 * |
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1977 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285509A (ja) * | 1985-10-11 | 1987-04-20 | Nec Corp | 発振器 |
| US5030083A (en) * | 1989-12-28 | 1991-07-09 | Tigers Polymer Corporation | Apparatus for manufacturing a hollow synthetic resin product |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6358491B2 (ja) | 1988-11-16 |
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