JPS6358491B2 - - Google Patents
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- Publication number
- JPS6358491B2 JPS6358491B2 JP56127587A JP12758781A JPS6358491B2 JP S6358491 B2 JPS6358491 B2 JP S6358491B2 JP 56127587 A JP56127587 A JP 56127587A JP 12758781 A JP12758781 A JP 12758781A JP S6358491 B2 JPS6358491 B2 JP S6358491B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- switch element
- capacitor
- switch
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000004965 Hartree-Fock calculation Methods 0.000 description 13
- 101710083129 50S ribosomal protein L10, chloroplastic Proteins 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明は、MOS構造の集積回路（以下、ICと
略記する。）で形成されているスイツチトキヤパ
シタフイルタ（以下、SCFと略記する。）の低消
費電力化に関する。
略記する。）で形成されているスイツチトキヤパ
シタフイルタ（以下、SCFと略記する。）の低消
費電力化に関する。
従来、モノリシツクSCFにおいては、その構成
要素である演算増幅器は、常に１個当り100〜
1000μAの電流が流れるように構成されていた。
このため、SCFを用いたアナログデイジタル混載
集積回路においては、デイジタル部分が著しく低
電力化されている一方でSCFは低電力下を妨げる
要因を成していた。本発明はかかる欠点を除去し
たものであり、アナログデイジタル混載集積回路
におけるSCFの大幅な低電力化を達成するもので
ある。
要素である演算増幅器は、常に１個当り100〜
1000μAの電流が流れるように構成されていた。
このため、SCFを用いたアナログデイジタル混載
集積回路においては、デイジタル部分が著しく低
電力化されている一方でSCFは低電力下を妨げる
要因を成していた。本発明はかかる欠点を除去し
たものであり、アナログデイジタル混載集積回路
におけるSCFの大幅な低電力化を達成するもので
ある。
以下、LC梯子形ローパスフイルタをシミユレ
ートしたSCFを例にとり、図面を用いて本発明を
詳細に説明する。第１図にLC梯子形ローパスフ
イルタの回路図の一部を示す。同図で１０１及び
１０３はインダクタを、１００及び１０２はキヤ
パシタをそれぞれ示し、１０４，１０５，１０
６，１０７はいずれも節点を示す。１０１，１０
２の素子値をそれぞれＬ(H)、Ｃ（Ｆ）とし、節点
１０４からみた節点１０５の電位をV1（Ｖ）、イ
ンダクタ１０１を通つて節点１０５から節点１０
６へ流れる電流をI2(A)、節点１０４からみた節点
１０６の電位をV3（Ｖ）、インダクタ１０３を通
つて節点１０６から節点１０７へ流れる電流をI4
(A)とすると、インダクタ１０１、キヤパシタ１０
２において次式が成り立つ。
ートしたSCFを例にとり、図面を用いて本発明を
詳細に説明する。第１図にLC梯子形ローパスフ
イルタの回路図の一部を示す。同図で１０１及び
１０３はインダクタを、１００及び１０２はキヤ
パシタをそれぞれ示し、１０４，１０５，１０
６，１０７はいずれも節点を示す。１０１，１０
２の素子値をそれぞれＬ(H)、Ｃ（Ｆ）とし、節点
１０４からみた節点１０５の電位をV1（Ｖ）、イ
ンダクタ１０１を通つて節点１０５から節点１０
６へ流れる電流をI2(A)、節点１０４からみた節点
１０６の電位をV3（Ｖ）、インダクタ１０３を通
つて節点１０６から節点１０７へ流れる電流をI4
(A)とすると、インダクタ１０１、キヤパシタ１０
２において次式が成り立つ。
I2＝V1−V3／sL ……(1)
V3＝I2−I4／sC ……(2)
ただし、Ｓ＝j2πf（ｊ＝√−１、ｆは信号周波
数）とする。式(1)、(2)を従来の方法によつてSCF
に置き換えると第２図ａに示すようになる。第２
図ａにおいて、２０１，２０２はMOS演算増幅
器であり、正電源２０３，２０５と負電源２０
４，２０６の間に接続されている。この他２０
７，２０８は接地（グランド）、２０９，２１０，
２１１，２１２はキヤパシタ、２１３，２１４，
２１５，２１６，２１７，２１８，２１９，２２
０はアナログスイツチ（トランスフアーゲート又
はトランスミツシヨンゲート）を各々示してい
る。
数）とする。式(1)、(2)を従来の方法によつてSCF
に置き換えると第２図ａに示すようになる。第２
図ａにおいて、２０１，２０２はMOS演算増幅
器であり、正電源２０３，２０５と負電源２０
４，２０６の間に接続されている。この他２０
７，２０８は接地（グランド）、２０９，２１０，
２１１，２１２はキヤパシタ、２１３，２１４，
２１５，２１６，２１７，２１８，２１９，２２
０はアナログスイツチ（トランスフアーゲート又
はトランスミツシヨンゲート）を各々示してい
る。
第２図ａにおいて、アナログスイツチ２１３，
２１４，２１９，２２０は第２図ｂに示すクロツ
ク信号CL１でスイツチングされ、アナログスイ
ツチ２１５，２１６，２１７，２１８はクロツク
信号CL２でスイツチングされている。（ただしア
ナログスイツチ２１３〜２２０はクロツク信号が
ハイでオン、ローでオフするものとする。）端子
２２１にはV1（Ｖ）に相当する信号が、また端子
２２３にはI4(A)に相当する信号が入力されてい
る。この結果、節点２２２にはI2(A)に相当する信
号が、また、節点２２４にはV3（Ｖ）に相当する
信号が得られる。ところで、第２図ｂにおいて
CL１がハイの期間をＰ１、CL２がハイの期間を
Ｐ２とすると、演算増幅器２０１を用いて電荷の
転送が行われるのはＰ２の期間のみであり、演算
増幅器２０２を用いて電荷の転送が行われるのは
Ｐ１の期間のみである。電荷転送が行われていな
い期間においてはキヤパシタ２１０，２１２に蓄
えられた電荷の保持が行われているだけである。
従つて電荷転送が行われていない期間中は演算増
幅器をオフ状態即ち電流が全く流れない状態にし
ておいてもフイルタの伝送特性に影響はない。こ
の点に鑑みて、本発明では第１図に示すLC梯形
フイルタを第３図ａのごとく実現する。第３図ａ
において、記号２０１〜２２４は第２図ａの同一
記号のものと同じものを表わす。３０１，３０
２，３０３，３０４，３０５，３０６はいずれも
アナログスイツチ（トランスフアーゲート又はト
ランスミツシヨンゲート）を表わす。第３図ａに
おいてアナログスイツチ３０１，３０２，３０５
はCL２に同期したクロツク信号CL２０によつて
スイツチングされ、アナログスイツチ３０３，３
０４，３０６はCL１に同期したクロツク信号CL
１０によつてスイツチングされる。CL１０とし
てCL１を、CL２０としてCL２を用いてもよい。
また、クロツク信号の伝ぱん遅延、電源投入直後
の演算増幅器の不安定性等を考慮してCL１０と
して第３図ｂに示すCL３、CL２０として第３図
ｂに示すCL４のごとく余裕をもたせた信号を用
いてもよい。（ここで、アナログスイツチ３０１，
３０２，３０５はCL２０がハイのときオン、ロ
ーのときオフとなり、アナログスイツチ３０３，
３０４，３０６はCL１０がハイのときオン、ロ
ーのときオフとなるものとする。）SCFを第３図
ａのごとく構成することにより、SCFを構成する
演算増幅器で消費される電力は第２図ａのような
従来の構成に比べて1/2以下に低減される。本発
明の構成はLC梯形フイルタをシミユレートした
リープフロツグ形のSCFすべてに適用できる。第
４図に本発明に用いるアナログスイツチを付加し
た演算増幅器の一構成例を示す。同図において、
４２１は反転入力端子、４２２は非反転入力端
子、４２３は出力端子、４２４は正電源、４２５
は負電源である。ＰチヤネルMOSFET４０１及
びＮチヤネルMOSFET４０２はバイアス回路を
形成し節点４２０には定電位が得られる。Ｐチヤ
ネルMOSFET４０３，４０４及びＮチヤネル
MOSFET４０５，４０６，４０７は差動増幅段
を、ＰチヤネルMOSFET４０８及びＮチヤンネ
ルMOSFET４０９はレベルシフト段を形成す
る。Ｐチヤネルアナログスイツチ４１０及びＮチ
ヤネルアナログスイツチ４１１は他のMOSFET
４０１〜４０９に比べチヤネル幅／チヤネル長を
十分大きくとりコンダクタンス係数を十分に大き
くする必要がある。端子４２６には、演算増幅器
のオン、オフを制御するクロツク信号CL１０ま
たはCL２０が入力される。尚、アナログスイツ
チは第４図のごとく正負両電源に付加される必要
はなく、正又は負のいずれか一方の電源に付加さ
れていれば十分である。
２１４，２１９，２２０は第２図ｂに示すクロツ
ク信号CL１でスイツチングされ、アナログスイ
ツチ２１５，２１６，２１７，２１８はクロツク
信号CL２でスイツチングされている。（ただしア
ナログスイツチ２１３〜２２０はクロツク信号が
ハイでオン、ローでオフするものとする。）端子
２２１にはV1（Ｖ）に相当する信号が、また端子
２２３にはI4(A)に相当する信号が入力されてい
る。この結果、節点２２２にはI2(A)に相当する信
号が、また、節点２２４にはV3（Ｖ）に相当する
信号が得られる。ところで、第２図ｂにおいて
CL１がハイの期間をＰ１、CL２がハイの期間を
Ｐ２とすると、演算増幅器２０１を用いて電荷の
転送が行われるのはＰ２の期間のみであり、演算
増幅器２０２を用いて電荷の転送が行われるのは
Ｐ１の期間のみである。電荷転送が行われていな
い期間においてはキヤパシタ２１０，２１２に蓄
えられた電荷の保持が行われているだけである。
従つて電荷転送が行われていない期間中は演算増
幅器をオフ状態即ち電流が全く流れない状態にし
ておいてもフイルタの伝送特性に影響はない。こ
の点に鑑みて、本発明では第１図に示すLC梯形
フイルタを第３図ａのごとく実現する。第３図ａ
において、記号２０１〜２２４は第２図ａの同一
記号のものと同じものを表わす。３０１，３０
２，３０３，３０４，３０５，３０６はいずれも
アナログスイツチ（トランスフアーゲート又はト
ランスミツシヨンゲート）を表わす。第３図ａに
おいてアナログスイツチ３０１，３０２，３０５
はCL２に同期したクロツク信号CL２０によつて
スイツチングされ、アナログスイツチ３０３，３
０４，３０６はCL１に同期したクロツク信号CL
１０によつてスイツチングされる。CL１０とし
てCL１を、CL２０としてCL２を用いてもよい。
また、クロツク信号の伝ぱん遅延、電源投入直後
の演算増幅器の不安定性等を考慮してCL１０と
して第３図ｂに示すCL３、CL２０として第３図
ｂに示すCL４のごとく余裕をもたせた信号を用
いてもよい。（ここで、アナログスイツチ３０１，
３０２，３０５はCL２０がハイのときオン、ロ
ーのときオフとなり、アナログスイツチ３０３，
３０４，３０６はCL１０がハイのときオン、ロ
ーのときオフとなるものとする。）SCFを第３図
ａのごとく構成することにより、SCFを構成する
演算増幅器で消費される電力は第２図ａのような
従来の構成に比べて1/2以下に低減される。本発
明の構成はLC梯形フイルタをシミユレートした
リープフロツグ形のSCFすべてに適用できる。第
４図に本発明に用いるアナログスイツチを付加し
た演算増幅器の一構成例を示す。同図において、
４２１は反転入力端子、４２２は非反転入力端
子、４２３は出力端子、４２４は正電源、４２５
は負電源である。ＰチヤネルMOSFET４０１及
びＮチヤネルMOSFET４０２はバイアス回路を
形成し節点４２０には定電位が得られる。Ｐチヤ
ネルMOSFET４０３，４０４及びＮチヤネル
MOSFET４０５，４０６，４０７は差動増幅段
を、ＰチヤネルMOSFET４０８及びＮチヤンネ
ルMOSFET４０９はレベルシフト段を形成す
る。Ｐチヤネルアナログスイツチ４１０及びＮチ
ヤネルアナログスイツチ４１１は他のMOSFET
４０１〜４０９に比べチヤネル幅／チヤネル長を
十分大きくとりコンダクタンス係数を十分に大き
くする必要がある。端子４２６には、演算増幅器
のオン、オフを制御するクロツク信号CL１０ま
たはCL２０が入力される。尚、アナログスイツ
チは第４図のごとく正負両電源に付加される必要
はなく、正又は負のいずれか一方の電源に付加さ
れていれば十分である。
以上述べたごとく、本発明は、演算増幅器の電
源端子及び電荷の保持を行なつているキヤパシタ
にサンプリングのクロツク信号に同期したクロツ
ク信号でスイツチングされるアナログスイツチを
接続することによりSCF消費電力を大幅に低減す
るものである。
源端子及び電荷の保持を行なつているキヤパシタ
にサンプリングのクロツク信号に同期したクロツ
ク信号でスイツチングされるアナログスイツチを
接続することによりSCF消費電力を大幅に低減す
るものである。
第１図はシミユレートされるLC梯形フイルタ
の一例。第２図ａは従来構成によるSCFの一例。
第２図ｂは第２図ａのアナログスイツチに印加さ
れるクロツク信号の一例。第３図ａは本発明によ
るSCFの一構成例。第３図ｂは第３図ａのアナロ
グスイツチに印加されるクロツク信号の一例。第
４図は本発明に用いられる演算増幅器の一構成
例。
の一例。第２図ａは従来構成によるSCFの一例。
第２図ｂは第２図ａのアナログスイツチに印加さ
れるクロツク信号の一例。第３図ａは本発明によ
るSCFの一構成例。第３図ｂは第３図ａのアナロ
グスイツチに印加されるクロツク信号の一例。第
４図は本発明に用いられる演算増幅器の一構成
例。
Claims (1)
- 【特許請求の範囲】 １ 演算増幅器と、第１のキヤパシタと、該第１
のキヤパシタと前記演算増幅器の入力との間に接
続され周期的にオン・オフする第１のスイツチ素
子と、前記演算増幅器の入出力間に接続される第
２のキヤパシタとを備えるスイツチトキヤパシタ
フイルタに於いて、周期的にオフ状態となつて前
記演算増幅器に電流を流さないようにする第２の
スイツチ素子を具備し、該第２のスイツチ素子
は、前記第１のスイツチ素子がオン状態にある期
間はオン状態になつて前記演算増幅器に電流を流
すように動作することを特徴とするスイツチトキ
ヤパシタフイルタ。 ２ 前記第２のスイツチ素子は前記演算増幅器と
少なくとも一方の電源端子との間に挿入接続さ
れ、前記第１のスイツチ素子のオン状態の期間を
含む期間はオン状態となることを特徴とする特許
請求の範囲第１項記載のスイツチトキヤパシタフ
イルタ。 ３ 前記演算増幅器の入出力間に前記第２のキヤ
パシタと直列な第３のスイツチ素子を挿入接続
し、該第３のスイツチ素子は前記第２のスイツチ
素子と同一のクロツク信号により制御されること
を特徴とする特許請求の範囲第１項記載のスイツ
チトキヤパシタフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12758781A JPS5829214A (ja) | 1981-08-14 | 1981-08-14 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12758781A JPS5829214A (ja) | 1981-08-14 | 1981-08-14 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829214A JPS5829214A (ja) | 1983-02-21 |
| JPS6358491B2 true JPS6358491B2 (ja) | 1988-11-16 |
Family
ID=14963752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12758781A Granted JPS5829214A (ja) | 1981-08-14 | 1981-08-14 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829214A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285509A (ja) * | 1985-10-11 | 1987-04-20 | Nec Corp | 発振器 |
| US5030083A (en) * | 1989-12-28 | 1991-07-09 | Tigers Polymer Corporation | Apparatus for manufacturing a hollow synthetic resin product |
-
1981
- 1981-08-14 JP JP12758781A patent/JPS5829214A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE=1977 * |
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1977 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829214A (ja) | 1983-02-21 |
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