JPS5829217A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPS5829217A JPS5829217A JP56127706A JP12770681A JPS5829217A JP S5829217 A JPS5829217 A JP S5829217A JP 56127706 A JP56127706 A JP 56127706A JP 12770681 A JP12770681 A JP 12770681A JP S5829217 A JPS5829217 A JP S5829217A
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- voltage
- output
- capacitor
- input
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電圧制御発振回路に関し、特に、小型化およ
び経済化の可能なＭＯａ形集積回路として構成される電
圧制御発振回路に関する。
び経済化の可能なＭＯａ形集積回路として構成される電
圧制御発振回路に関する。
従来形のＭＯＢ集積回路で構成される電圧制御発振回路
が第１図に示される・第１図の電圧制御発振回路には、
電流制御回路１１、積分回路１２、シ、（、））リガ回
路１３が設けられている。電流制御回路１１は、ＭＯａ
形電界効果トランジスタ（ＦＥＴ）Ｍｌ 、Ｍ２ 、Ｍ
Ｓ 、Ｍ４ 、ＭＳ 、ＭＳおよび抵抗８から構成され
る。積分回路１２は、ＦＥＴＭ７．ＭＳおよびキヤ／帯
シタＣから構成される。
が第１図に示される・第１図の電圧制御発振回路には、
電流制御回路１１、積分回路１２、シ、（、））リガ回
路１３が設けられている。電流制御回路１１は、ＭＯａ
形電界効果トランジスタ（ＦＥＴ）Ｍｌ 、Ｍ２ 、Ｍ
Ｓ 、Ｍ４ 、ＭＳ 、ＭＳおよび抵抗８から構成され
る。積分回路１２は、ＦＥＴＭ７．ＭＳおよびキヤ／帯
シタＣから構成される。
また、シ晶ミツトトリガ回路１．３は、インバータ回路
ＩＶＩ 、ＩＶ２ 、ＩＶ３お！ＵｆンＶ回１６ＮＡ１
．Ｎム２から構成される装 電流制御回路１１においては、入力端ＩＮにトランジス
タＭ１のｒ−）が接続され、トランジスタＭ２゜Ｍ３．
Ｍ４によシミ流源用トランジスタＭＳ、Ｍ６のｒ−トに
、入力電圧に比例する電流がトランジスタＭＳ、Ｍ６に
流れるようなバイアス電圧が印加される。積分回路１２
においては、トランジスタＭ７．Ｍ８のｒ−）にシ＆電
。
ＩＶＩ 、ＩＶ２ 、ＩＶ３お！ＵｆンＶ回１６ＮＡ１
．Ｎム２から構成される装 電流制御回路１１においては、入力端ＩＮにトランジス
タＭ１のｒ−）が接続され、トランジスタＭ２゜Ｍ３．
Ｍ４によシミ流源用トランジスタＭＳ、Ｍ６のｒ−トに
、入力電圧に比例する電流がトランジスタＭＳ、Ｍ６に
流れるようなバイアス電圧が印加される。積分回路１２
においては、トランジスタＭ７．Ｍ８のｒ−）にシ＆電
。
トトリガ回路１３の出力信号が印加され、それによｆｉ
、Ｍ７．Ｍ８の１方が選択的にオンされる・従って、積
分用命ャノ譬シタＣは、選択的に充電ま丸線放電される
。積分回路１２の出力はシ１ミツトトリガ回路１３に供
給される。
、Ｍ７．Ｍ８の１方が選択的にオンされる・従って、積
分用命ャノ譬シタＣは、選択的に充電ま丸線放電される
。積分回路１２の出力はシ１ミツトトリガ回路１３に供
給される。
シ、１．））リガ回路１３においては、積分回路１２の
出力信号がインバータＩＶＩおよびＩＶ２に供給され、
！ｖ２の出力はインノｆ−夕ＩＶ３に供給される。２個
のナンド回路ＮＡＩおよびＮム２は、Ｒ８形フリ、ｆフ
ロ、 ｆ （Ｒ８−Ｆｉｒ）を形成しておＬインノ臂−
夕ＩＶＩの出力がＲ８−ＦＦ Ｏ８端子に供給され、イ
ンノ４−夕ＩＶ３の出力がＲ８−ＦｉＦのｉ端子に供給
される。 Ｒ８−ＦＦの出力Ｑは、出力端ＯＵＴ Ｋ接
続されるとともに、トランジスタＭ７゜Ｍ８のｒ−）に
帰還接続される。
出力信号がインバータＩＶＩおよびＩＶ２に供給され、
！ｖ２の出力はインノｆ−夕ＩＶ３に供給される。２個
のナンド回路ＮＡＩおよびＮム２は、Ｒ８形フリ、ｆフ
ロ、 ｆ （Ｒ８−Ｆｉｒ）を形成しておＬインノ臂−
夕ＩＶＩの出力がＲ８−ＦＦ Ｏ８端子に供給され、イ
ンノ４−夕ＩＶ３の出力がＲ８−ＦｉＦのｉ端子に供給
される。 Ｒ８−ＦＦの出力Ｑは、出力端ＯＵＴ Ｋ接
続されるとともに、トランジスタＭ７゜Ｍ８のｒ−）に
帰還接続される。
次に第１図の電圧制御発振回路の動作が、第２図の電圧
波形図を用いて説明される。第２図において、（１）は
、積分回路１２の出力電圧ｖｃの波形を示し、（２）は
、シ＆ン、トトリガ回路１３の出力すなわち発振回路自
体の出力電圧Ｖ・の波形を示す、第２図（１）において
ｖｌはインバータＩＶＩのしきい値であり、ｖ３はイン
バータＩＶ２のしきい値でありｓ Ｖｓ ＞Ｖｓに設定
されているものとする。
波形図を用いて説明される。第２図において、（１）は
、積分回路１２の出力電圧ｖｃの波形を示し、（２）は
、シ＆ン、トトリガ回路１３の出力すなわち発振回路自
体の出力電圧Ｖ・の波形を示す、第２図（１）において
ｖｌはインバータＩＶＩのしきい値であり、ｖ３はイン
バータＩＶ２のしきい値でありｓ Ｖｓ ＞Ｖｓに設定
されているものとする。
入力端子ＩＮにあｉ一定の電圧（電源電圧以下）が印加
されると、電流制御回路１１において印加され九電圧に
比例した電流！１および１１１がそれぞれＦＥＴＭ５お
よびＭ６に流れるようなｒ−）電圧が発生されＦＥＴ
Ｍ ５およびＭ６のｒ−）に印加される。最初、キヤ・
臂シタＣが充電遮れておらずかつ出力電圧Ｖ・が低いほ
うのレベルＶ、であるとすると、Ｍ７がオンでＭ８がオ
フであシ、従ってキャパシタＣは、電源電圧ＶＤＤから
トランジスタＭ５およびＭ７を介して供給される電流１
１によシ充電される。キャパシタＣの端子電圧ｖｃは従
って次式（１）で直線的に増加する。ここでｔは充電時
間である。
されると、電流制御回路１１において印加され九電圧に
比例した電流！１および１１１がそれぞれＦＥＴＭ５お
よびＭ６に流れるようなｒ−）電圧が発生されＦＥＴ
Ｍ ５およびＭ６のｒ−）に印加される。最初、キヤ・
臂シタＣが充電遮れておらずかつ出力電圧Ｖ・が低いほ
うのレベルＶ、であるとすると、Ｍ７がオンでＭ８がオ
フであシ、従ってキャパシタＣは、電源電圧ＶＤＤから
トランジスタＭ５およびＭ７を介して供給される電流１
１によシ充電される。キャパシタＣの端子電圧ｖｃは従
って次式（１）で直線的に増加する。ここでｔは充電時
間である。
■−ム」 ・・・・・・（１）
Ｖ、がｖｌを超えるときにもＲ８−ＦＦのｑ出力はｖＬ
のままであり、ｖｃはそのまま上昇を続けｖｌに達する
・Ｖ、がｖｌに達するとＲ８−ＦＦの「端子が低いレベ
ルｒＬＪとなシＱ出力は高い方のレベルｖＨに変化し、
それによりトランジスタＭ７がオフしＭ８がオンする。
のままであり、ｖｃはそのまま上昇を続けｖｌに達する
・Ｖ、がｖｌに達するとＲ８−ＦＦの「端子が低いレベ
ルｒＬＪとなシＱ出力は高い方のレベルｖＨに変化し、
それによりトランジスタＭ７がオフしＭ８がオンする。
従ってキャノ４シタＣは、トランジスタＭ８およびＭ６
を介して接地側に流れる電流ｘ１′によシ放電される。
を介して接地側に流れる電流ｘ１′によシ放電される。
従って、■、は次式（２）で直線的に減少する。ここで
ｔ′は放電時間である。
ｔ′は放電時間である。
■ｅがＶｓ ｔで下降すると、フリ、グフロ、ｆのｉ端
子が低いレベル「Ｌ」となＪ）Ｑ出力が再びＶ。
子が低いレベル「Ｌ」となＪ）Ｑ出力が再びＶ。
となり、Ｍ８がオフしＭ７がオンする。従うて、ｖｏは
再び上昇をはじめ、以下前述の動作が繰返えされる。そ
れゆえ、キヤ・譬シタＣの端子電圧Ｖ、は、第２図（１
）に示されるような３角波となシ、出力電圧Ｖ・として
第２図（２）に示される方形波発振波形が得られる０発
振周波数ｆは、簡単のためにＩｔ ＝ｘｉｔ’−Ｊとす
ると次式（３）で与えられる。
再び上昇をはじめ、以下前述の動作が繰返えされる。そ
れゆえ、キヤ・譬シタＣの端子電圧Ｖ、は、第２図（１
）に示されるような３角波となシ、出力電圧Ｖ・として
第２図（２）に示される方形波発振波形が得られる０発
振周波数ｆは、簡単のためにＩｔ ＝ｘｉｔ’−Ｊとす
ると次式（３）で与えられる。
！
’ ” ２ Ｃ（ＶＩ Ｖｌ ） ””” （３）■
が入力電圧Ｖｌ１１に比例するので、ｆも当然入力電圧
ＭＩＮに比例することになり、第１図の回路は、電圧制
御発振器として機能する。
が入力電圧Ｖｌ１１に比例するので、ｆも当然入力電圧
ＭＩＮに比例することになり、第１図の回路は、電圧制
御発振器として機能する。
ところで、第１図の従来形の回路においては、ＭＯ８集
積回路として構成される場合に、インバータのしきい値
Ｖｔ、Ｖ、の製造上のバッフΦが比＼ 較的大きく、従って発振周波数ｆのバラツキが大きくな
るという問題がある。また、第１図の回路におけるシェ
ミートトリガ回路１３は、アリ、！フロッグ等を使用し
ている次めに回路素子ａ６Ｑｔ較的多くなｆｉ （ＦＩ
Ｔとして２０個程度）、小形化が制約されるという問題
がある。
積回路として構成される場合に、インバータのしきい値
Ｖｔ、Ｖ、の製造上のバッフΦが比＼ 較的大きく、従って発振周波数ｆのバラツキが大きくな
るという問題がある。また、第１図の回路におけるシェ
ミートトリガ回路１３は、アリ、！フロッグ等を使用し
ている次めに回路素子ａ６Ｑｔ較的多くなｆｉ （ＦＩ
Ｔとして２０個程度）、小形化が制約されるという問題
がある。
本発明の主な目的は、前記の従来形の問題点にかんがみ
、発振周波数の製造上のバラツキが小さく、かつ素子数
が比較的少なく小形化が可能である、ＭＯ８集積回路と
して構成される電圧制御発振回路を提供することにある
。
、発振周波数の製造上のバラツキが小さく、かつ素子数
が比較的少なく小形化が可能である、ＭＯ８集積回路と
して構成される電圧制御発振回路を提供することにある
。
本発明においては、ＭＯ８集積回路として構成される電
圧制御発振回路であって、線電圧制御発振回路は、入力
制御電圧に比例する正または負の電流を供給する電流制
御回路と、核電流制御回路の出力に接続されるスイッチ
およびキャパシタによシ構成される積分回路と、該積分
回路の出力に接続されるシ＆電ットトリガ回路とを具備
し、該シ、建、））リガ回路の出力電圧に応じて該積分
回路のスイッチが作動され該キャノ譬シタの充放電が切
換えられる電圧制御発振回路において、該シー（ｙ）ト
リガ回路は、該積分回路の出力がｒ−トに接続される入
力ＦＩＣＴおよび抵抗によシ構成される第１の増幅回路
と、蚊入力ＦＥＴのソース電圧を切換える回路と、該第
１の増幅回路の出力を増幅する第２の増幅回路とを有し
、該第２の増幅回路の出力は該ソース電圧切換回路に接
続され、それによプ該第１の増幅回路の出力電圧が該第
２０増幅回路を介して該入力ＦＥＴのソース電圧に正帰
還されるように構成され九ことを特徴とする、電圧制御
発振回路が提供される。
圧制御発振回路であって、線電圧制御発振回路は、入力
制御電圧に比例する正または負の電流を供給する電流制
御回路と、核電流制御回路の出力に接続されるスイッチ
およびキャパシタによシ構成される積分回路と、該積分
回路の出力に接続されるシ＆電ットトリガ回路とを具備
し、該シ、建、））リガ回路の出力電圧に応じて該積分
回路のスイッチが作動され該キャノ譬シタの充放電が切
換えられる電圧制御発振回路において、該シー（ｙ）ト
リガ回路は、該積分回路の出力がｒ−トに接続される入
力ＦＩＣＴおよび抵抗によシ構成される第１の増幅回路
と、蚊入力ＦＥＴのソース電圧を切換える回路と、該第
１の増幅回路の出力を増幅する第２の増幅回路とを有し
、該第２の増幅回路の出力は該ソース電圧切換回路に接
続され、それによプ該第１の増幅回路の出力電圧が該第
２０増幅回路を介して該入力ＦＥＴのソース電圧に正帰
還されるように構成され九ことを特徴とする、電圧制御
発振回路が提供される。
本発明の一実施例としての電圧制御発振回路が第３図に
示される。第３図の電圧制御発振回路は、電流制御回路
２１．積分回路２２、およびシーミ、トトリガ回路２３
を具備する。電流制御回路２１および積分回路２２の構
成および動作は、前述した第１図の電圧制御発振回路の
場合と同一であΣ。
示される。第３図の電圧制御発振回路は、電流制御回路
２１．積分回路２２、およびシーミ、トトリガ回路２３
を具備する。電流制御回路２１および積分回路２２の構
成および動作は、前述した第１図の電圧制御発振回路の
場合と同一であΣ。
第３図の電圧制御発振回路において、シェミ。
トトリガ回路２３は、第１の増幅回路２３１、ソース電
圧切換回路２３２および第２の増幅回路２３３から構成
される。第１の増幅回路２３１は、入力用ＦＥＴ Ｍ
１１および抵抗Ｒ１を有する。ソース電圧切換回路２３
２は、ＦＩＣＴＭ１２．Ｍ２Ｓおよび抵抗Ｒ２，Ｒ３を
有する。第２の増幅回路は、ＦＩＴ Ｍ １４およびＭ
２Ｓを有する。
圧切換回路２３２および第２の増幅回路２３３から構成
される。第１の増幅回路２３１は、入力用ＦＥＴ Ｍ
１１および抵抗Ｒ１を有する。ソース電圧切換回路２３
２は、ＦＩＣＴＭ１２．Ｍ２Ｓおよび抵抗Ｒ２，Ｒ３を
有する。第２の増幅回路は、ＦＩＴ Ｍ １４およびＭ
２Ｓを有する。
第１の増幅回路２３１において、入力用ＦＥＴＭｌｌの
ｒ−）には積分回路２２の出力電圧ｖ０が印加されてお
り、Ｍｌｌのドレインは、抵抗Ｒ１を介して電源電圧Ｖ
ＤＤに接続され、Ｍｌｌのソースは、ソース電圧切換回
路２３２の抵抗Ｒ２を介して接地される。ソース電圧切
換回路２３２において、ＦＥＴ Ｍ １２のソースは、
電源電圧ＶＤＤに接続され、Ｍ１２のドレインは抵抗Ｒ
３を介してＦＥＴ Ｍ １３のドレインに接続される。
ｒ−）には積分回路２２の出力電圧ｖ０が印加されてお
り、Ｍｌｌのドレインは、抵抗Ｒ１を介して電源電圧Ｖ
ＤＤに接続され、Ｍｌｌのソースは、ソース電圧切換回
路２３２の抵抗Ｒ２を介して接地される。ソース電圧切
換回路２３２において、ＦＥＴ Ｍ １２のソースは、
電源電圧ＶＤＤに接続され、Ｍ１２のドレインは抵抗Ｒ
３を介してＦＥＴ Ｍ １３のドレインに接続される。
Ｍ２Ｓのドレインはまた、抵抗Ｒ２とＦＥＴ Ｍ １１
の接続点に接続され、Ｍ２Ｓのソースは接地される。Ｆ
ＫＴＭ１２およびＭ２Ｓのｒ−）は相互に接続され、か
つ、第２の増幅回路２３３の出力に接続される。第２の
増幅回路２３３において、ＦＥＴＭ１４のソースは電源
電圧ＶＤＤに接続され、Ｍ１４のドレイン祉ＦＩＴＭ１
５のドレインに接続され、Ｍ２Ｓのソースは接地される
。Ｍ１４およびＭ２Ｓのｒ−）はともに第１の増幅回路
のドレインに接続され、Ｍ１４のドレインとＭ２Ｓのド
レインの接続点は、第２の増幅回路２３３の出力として
出力端ＯＵＴに接続されまた前述したようにＭ１２およ
びＭ２Ｓのｒ−トに接続される。
の接続点に接続され、Ｍ２Ｓのソースは接地される。Ｆ
ＫＴＭ１２およびＭ２Ｓのｒ−）は相互に接続され、か
つ、第２の増幅回路２３３の出力に接続される。第２の
増幅回路２３３において、ＦＥＴＭ１４のソースは電源
電圧ＶＤＤに接続され、Ｍ１４のドレイン祉ＦＩＴＭ１
５のドレインに接続され、Ｍ２Ｓのソースは接地される
。Ｍ１４およびＭ２Ｓのｒ−）はともに第１の増幅回路
のドレインに接続され、Ｍ１４のドレインとＭ２Ｓのド
レインの接続点は、第２の増幅回路２３３の出力として
出力端ＯＵＴに接続されまた前述したようにＭ１２およ
びＭ２Ｓのｒ−トに接続される。
第３図の電圧制御発振回路の動作が、再び第２図の波形
図を用いて以下に説明される。
図を用いて以下に説明される。
第３図の回路において、入力端！Ｎに一定電圧ｖＸＮが
印加されると、第１の回路の場合と同様にＦＥＴ Ｍ
５およびＭ６のｒ−）には、それぞれ入力電圧Ｖｌ）ｆ
に比例した電流が流れるようなｆ−１電圧が印加される
。最初、キャＩ４シタＣの電圧ｖｅが０であ）、回路の
出力電圧Ｖ・がｒＬＪレベルであるとすると、積分回路
２２０ＦＥＴ ＭフがオンでＭ８がオフであるために、
キャノ譬シタＣはＦＥＴＭ５およびＭ７を介して供給さ
れる正の電流１１によシ充電される。
印加されると、第１の回路の場合と同様にＦＥＴ Ｍ
５およびＭ６のｒ−）には、それぞれ入力電圧Ｖｌ）ｆ
に比例した電流が流れるようなｆ−１電圧が印加される
。最初、キャＩ４シタＣの電圧ｖｅが０であ）、回路の
出力電圧Ｖ・がｒＬＪレベルであるとすると、積分回路
２２０ＦＥＴ ＭフがオンでＭ８がオフであるために、
キャノ譬シタＣはＦＥＴＭ５およびＭ７を介して供給さ
れる正の電流１１によシ充電される。
シ＆建ットトリガ回路２３においては、入力ＦＥＴＭＩ
Ｉのｒ−１電圧が０であるときＭｌｌはオフであり従り
てＭｌｌのドレイン電圧Ｖムはほぼ電源電圧ＶＤＤ Ｋ
＃ｌＬ ＜第２の増幅回路２３３の出力はｒＬＪレベ
ルとなる。第２の増幅回路２３３の出力電圧は、ソース
電圧切換回路２３２に入力されておｐ、ｒＬＪレベルが
入力される場合のＦＥＴ Ｍ １１のソース電圧ｖ１は
、はぼ次式で与えられる。
Ｉのｒ−１電圧が０であるときＭｌｌはオフであり従り
てＭｌｌのドレイン電圧Ｖムはほぼ電源電圧ＶＤＤ Ｋ
＃ｌＬ ＜第２の増幅回路２３３の出力はｒＬＪレベ
ルとなる。第２の増幅回路２３３の出力電圧は、ソース
電圧切換回路２３２に入力されておｐ、ｒＬＪレベルが
入力される場合のＦＥＴ Ｍ １１のソース電圧ｖ１は
、はぼ次式で与えられる。
Ｖｍ １＝”−一二一’ＩＬＫＬ 、、、、
、、、、、（４）Ｒ３＋Ｒ２ なお・ Ｖｌｌは、第２の増幅回路２３３のしきい値よ
シも低く設定されているものとする。
、、、、、（４）Ｒ３＋Ｒ２ なお・ Ｖｌｌは、第２の増幅回路２３３のしきい値よ
シも低く設定されているものとする。
キャノ臂シタＣが電流１１により充電されて、電圧Ｖ、
が上昇し、Ｖ１＋ Ｖｔｖｘに達すると（丸だしＶ？Ｉ
ＩはＭｌ １０しきい値） ＦＥＴ Ｍ １１がオンし
それによりＭＩＩのドレイン電圧Ｖムが低下し第２の増
幅回路２３３のしきい値以下になると第２の増幅囲路２
３３の出力電圧■・が「Ｈ」レベルに変化する。従って
、ソース電圧切換回路２３２においては、Ｍｌ２がオフ
しＭｌ３がオンするため、入力ＦＥＴ Ｍ １１のソー
ス電圧ｖ１はほぼ接地レベルまで低下する。それにより
、Ｍｌｌのｒ−）・ソース間の電圧差は大きくな４９Ｍ
１１は確実にオンした状態になる。第２の増幅回路２３
３の出力ｕ、ｒｕ」レベルに固定される。
が上昇し、Ｖ１＋ Ｖｔｖｘに達すると（丸だしＶ？Ｉ
ＩはＭｌ １０しきい値） ＦＥＴ Ｍ １１がオンし
それによりＭＩＩのドレイン電圧Ｖムが低下し第２の増
幅回路２３３のしきい値以下になると第２の増幅囲路２
３３の出力電圧■・が「Ｈ」レベルに変化する。従って
、ソース電圧切換回路２３２においては、Ｍｌ２がオフ
しＭｌ３がオンするため、入力ＦＥＴ Ｍ １１のソー
ス電圧ｖ１はほぼ接地レベルまで低下する。それにより
、Ｍｌｌのｒ−）・ソース間の電圧差は大きくな４９Ｍ
１１は確実にオンした状態になる。第２の増幅回路２３
３の出力ｕ、ｒｕ」レベルに固定される。
第２の増幅回路２２３の出力電圧Ｖ・は積分回、 路２
２のスイッチトランジスタＭ７およびＭ８のｆ−）に接
続されてお９、この出力電圧Ｖ・がｒＨＪレベルになる
とＭｌがオフしＭ８がオンするためにキャノ譬シタＣは
、Ｍ６を流れる電流Ｉ、１によシ放電され、キャパシタ
電圧Ｖ、は直線的に低下しはじめる。キャノぐシタ電圧
ｖ８すなわちＦＥＴＭＩＩＣＩ”−ト電圧がＭｌｌのし
きい値ＶＴｉ［まで低下すると、Ｍｌｌがオフし、Ｍｌ
ｌのドレイン電圧Ｖ、は、電源電圧ｖＤＤ近くまで上昇
し、従って第２の増幅回路２３３の出力電圧は［、Ｊレ
ベルに変わる。ソース電圧切換回路２３２においては、
ＦＩＴ Ｍ １２がオンしＭｌ３がオフし、ＦＥＴ Ｍ
１１のソース電圧は再びＶｌｌになるとともに、積分
回路２２のスイッチが切換わシ、キャパシタ電圧Ｖ、は
再び上昇しはじめる。以後、第２図に示されるように前
記の電圧変化を繰り返えす。
２のスイッチトランジスタＭ７およびＭ８のｆ−）に接
続されてお９、この出力電圧Ｖ・がｒＨＪレベルになる
とＭｌがオフしＭ８がオンするためにキャノ譬シタＣは
、Ｍ６を流れる電流Ｉ、１によシ放電され、キャパシタ
電圧Ｖ、は直線的に低下しはじめる。キャノぐシタ電圧
ｖ８すなわちＦＥＴＭＩＩＣＩ”−ト電圧がＭｌｌのし
きい値ＶＴｉ［まで低下すると、Ｍｌｌがオフし、Ｍｌ
ｌのドレイン電圧Ｖ、は、電源電圧ｖＤＤ近くまで上昇
し、従って第２の増幅回路２３３の出力電圧は［、Ｊレ
ベルに変わる。ソース電圧切換回路２３２においては、
ＦＩＴ Ｍ １２がオンしＭｌ３がオフし、ＦＥＴ Ｍ
１１のソース電圧は再びＶｌｌになるとともに、積分
回路２２のスイッチが切換わシ、キャパシタ電圧Ｖ、は
再び上昇しはじめる。以後、第２図に示されるように前
記の電圧変化を繰り返えす。
この場合に、第２図（１）のｖｌ １ ｖ、は、次式に
よ）与えられる。
よ）与えられる。
ＶＢ ＝Ｖ１＋ Ｖｔｍ ＝・・（５）Ｖ ｓ ＝
Ｖｔｇ −・・（６）従って、Ｖ ｌ −Ｖ
、 −ｖｌ １であ）、Ｖｌｌは（４）式に示されるよ
うに抵抗比で決まるために、（３）式で与えられる発振
周波数ｆの製造上の／ｆツッキは、インバータのしきい
値よ）も小さくすることが可能である・また、第２図の
電圧制御発振回路におけるシ＆イ、トトリガ回路２３は
ツリ、グフロ。
Ｖｔｇ −・・（６）従って、Ｖ ｌ −Ｖ
、 −ｖｌ １であ）、Ｖｌｌは（４）式に示されるよ
うに抵抗比で決まるために、（３）式で与えられる発振
周波数ｆの製造上の／ｆツッキは、インバータのしきい
値よ）も小さくすることが可能である・また、第２図の
電圧制御発振回路におけるシ＆イ、トトリガ回路２３は
ツリ、グフロ。
ｌを用いておらず、比較的少数の素子によ）構成される
。
。
本発明の他の一つの実施例としての電圧制御発振回路が
第４図に示される。第４図の電圧制御発振回路において
は、電流制御回路２１′、積分回路２２′、およびシー
ミツトトリガ回路２３′に設けられる。電流制御回路２
１′は、トランジスタＭｌ。
第４図に示される。第４図の電圧制御発振回路において
は、電流制御回路２１′、積分回路２２′、およびシー
ミツトトリガ回路２３′に設けられる。電流制御回路２
１′は、トランジスタＭｌ。
Ｍ２．Ｍ５および抵抗Ｒから構成されておシ、第３図の
場合と異なシ、負の電流制御部が設けられていない、ま
え、積分回路２２′においては、第３図の場合と異なり
、Ｍ８のソースが直接接地されている。シ、（、））リ
ガ回路２３′は、第３図の場合と同一で６９、従りて、
回路の構成は第４図において省略されている。第４図の
電圧制御発振回路においては、キヤ・臂シタＣの放電が
瞬時に行われるため、キャパシタ電圧ｖｅは１ｓ５図（
１）に示されるように鋸歯状波となり、出力Ｖ・は、第
５図（２）に示されるようにインｚ４ルス波形となる。
場合と異なシ、負の電流制御部が設けられていない、ま
え、積分回路２２′においては、第３図の場合と異なり
、Ｍ８のソースが直接接地されている。シ、（、））リ
ガ回路２３′は、第３図の場合と同一で６９、従りて、
回路の構成は第４図において省略されている。第４図の
電圧制御発振回路においては、キヤ・臂シタＣの放電が
瞬時に行われるため、キャパシタ電圧ｖｅは１ｓ５図（
１）に示されるように鋸歯状波となり、出力Ｖ・は、第
５図（２）に示されるようにインｚ４ルス波形となる。
本発明によれば、発振周波数の製造上のバラツキが小さ
く、かつ小形化が可能である、ＭＯＢ集積回路として構
成される電圧制御発振回路が提供され得る。
く、かつ小形化が可能である、ＭＯＢ集積回路として構
成される電圧制御発振回路が提供され得る。
第１図は、従来形の電圧制御発振回路の回路図、第２図
は、第１図の回路の動作を示す電圧波形図、 第３図は、本発明の一実施例としての電圧制御発振回路
の回路図、 第４図は、本発明の他の一つの実施例としての電圧制御
発振回路の回路図、 第５図は、第４図の回路の動作を示す電圧波形図である
。 （符号の説明） １１．２１．２１’：電流制御回路、１２．２２゜２２
′：積分回路、１３．２３，２３’ニジ具ミ、トトリガ
回路、２３１：第１の増幅回路、２３２：ソース電圧切
換回路、２３３：第２の増幅回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 酉 舘 和 之 弁理士内田幸男 弁理士 山 口 昭 之
は、第１図の回路の動作を示す電圧波形図、 第３図は、本発明の一実施例としての電圧制御発振回路
の回路図、 第４図は、本発明の他の一つの実施例としての電圧制御
発振回路の回路図、 第５図は、第４図の回路の動作を示す電圧波形図である
。 （符号の説明） １１．２１．２１’：電流制御回路、１２．２２゜２２
′：積分回路、１３．２３，２３’ニジ具ミ、トトリガ
回路、２３１：第１の増幅回路、２３２：ソース電圧切
換回路、２３３：第２の増幅回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 酉 舘 和 之 弁理士内田幸男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 ＭＯ８集積回路として構成される電圧制御発振回路であ
って、該電圧制御発振回路は、制御入力電圧に比例する
正まえは負の電流を供給する電流制御回路と、諌電流制
御回路の出力に接続されるスイッチおよびキャノ母シタ
によシ構成されゐ積分回路と、誼積分回路の出力に接続
されるシ龜ミ、トトリガ回路とを臭備し、骸シ＆ミ、ト
トリガ回路Ｏ出力電圧に応じて該積分回路のスイ、テが
作動され咳キャノ４シタの充放電が切換えられる、電圧
制御発振回路において、 腋シェミ、トトリガ回路は、該積分回路の出力がｒ−）
Ｋ接続される入力ＦＥＴおよび抵抗によ）構成される第
１の増幅回路と、該入力ＦＷＴのソース電圧を切緯える
回路と、＃第１の増幅回路の出力を増幅する第２の増幅
回路とを有し、該第２の増幅回路の出力は咳ソース電圧
切換回路に接続され、それにより＃第１の増幅回路の出
方電圧が該第２の増幅回路を介して該入力ＦＥＴのソー
ス電圧に正帰還されるように構成され九こと倉特徴とす
る、 電圧制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127706A JPS5829217A (ja) | 1981-08-17 | 1981-08-17 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56127706A JPS5829217A (ja) | 1981-08-17 | 1981-08-17 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829217A true JPS5829217A (ja) | 1983-02-21 |
Family
ID=14966686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56127706A Pending JPS5829217A (ja) | 1981-08-17 | 1981-08-17 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829217A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178014A (ja) * | 1983-03-29 | 1984-10-09 | Nissan Motor Co Ltd | 発振回路 |
| JPS61244115A (ja) * | 1985-04-22 | 1986-10-30 | Nec Corp | 電流制御型発振器 |
| JPS62290208A (ja) * | 1986-06-09 | 1987-12-17 | Nec Corp | 電流制御オシレ−タ |
| US4742315A (en) * | 1986-04-28 | 1988-05-03 | Siemens Aktiengesellschaft | Integrated NMOS circuit |
-
1981
- 1981-08-17 JP JP56127706A patent/JPS5829217A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178014A (ja) * | 1983-03-29 | 1984-10-09 | Nissan Motor Co Ltd | 発振回路 |
| JPS61244115A (ja) * | 1985-04-22 | 1986-10-30 | Nec Corp | 電流制御型発振器 |
| US4742315A (en) * | 1986-04-28 | 1988-05-03 | Siemens Aktiengesellschaft | Integrated NMOS circuit |
| JPS62290208A (ja) * | 1986-06-09 | 1987-12-17 | Nec Corp | 電流制御オシレ−タ |
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