JPS6036644B2 - 発振回路 - Google Patents
発振回路Info
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- JPS6036644B2 JPS6036644B2 JP51112655A JP11265576A JPS6036644B2 JP S6036644 B2 JPS6036644 B2 JP S6036644B2 JP 51112655 A JP51112655 A JP 51112655A JP 11265576 A JP11265576 A JP 11265576A JP S6036644 B2 JPS6036644 B2 JP S6036644B2
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- JP
- Japan
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- circuit
- oscillation
- field effect
- inverter
- output
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- Oscillators With Electromechanical Resonators (AREA)
Description
【発明の詳細な説明】
この発明はディジタル回路とりわけ電子式時計用の集積
回路内で使用される発振回路に関するものである。
回路内で使用される発振回路に関するものである。
電子式時計用の集積回路は、消費電力を低減するために
ＣＭＯＳ（相補型ＭＯＳ）回路が多く採用されている。
ＣＭＯＳ（相補型ＭＯＳ）回路が多く採用されている。
そして基準周期を決める発振回路も、小型化や組立てや
すこの点で水晶発振器を用いることが多い。ところが、
乾電池式のディジタルウオッチ等では、全消費電力の大
半をこの水晶発振器で消費しているため、電池寿命を長
くするためにはこの発振回路における電力消費を低く抑
えることが最良であり、また電力消費が少なければ電源
の小型化、軽量化や電池交換の手間が少なくなる等の利
点が多い。従来電子式時計の水晶発振回路では、第１図
に示す構成が一般に用いられている。
すこの点で水晶発振器を用いることが多い。ところが、
乾電池式のディジタルウオッチ等では、全消費電力の大
半をこの水晶発振器で消費しているため、電池寿命を長
くするためにはこの発振回路における電力消費を低く抑
えることが最良であり、また電力消費が少なければ電源
の小型化、軽量化や電池交換の手間が少なくなる等の利
点が多い。従来電子式時計の水晶発振回路では、第１図
に示す構成が一般に用いられている。
すなわち、端子１，２は水晶振動子（図示せず）の両端
と接続され、これら端子１，２間で並列に抵抗回路とし
て作用するＰチャネルＦＥＴＱ，、ＮチヤネルＦＥＴＱ
２と、インバー夕として作用するＰチャネルＦＥＴＱ、
ＮチャネルＦＥＴＱとが形成されている。
と接続され、これら端子１，２間で並列に抵抗回路とし
て作用するＰチャネルＦＥＴＱ，、ＮチヤネルＦＥＴＱ
２と、インバー夕として作用するＰチャネルＦＥＴＱ、
ＮチャネルＦＥＴＱとが形成されている。
抵抗回路は、Ｑ．とＱ２の各ソース、ドレィンを共通接
続しそれぞれを端子１，２と接続し、Ｑ，，Ｑ２のゲー
トにはそれぞれが常にオンするように電源電圧Ｖｓｓ，
Ｖｏｏを供給し、これらＦＥＴＱ，，Ｑ２のオン抵抗を
利用してなるものである。またこの抵抗回路に対し並列
に形成して端子１から端子２への信号を反転するィンバ
ータ回路は、ＦＥＴＱ３，Ｑ千の各ゲートを端子１と接
続し、Ｑ３，Ｑを電源Ｖｏｏ，Ｖｓｓ間で直列接続して
このＱ３とＱとの接続点を端子２に接続するとともに出
力端としたものである。なお、この水晶発振回路の出力
端には分周器あるいは複数段縦続接続されたインバータ
等からなる波形整形回路３が接続され、この回路３の整
形されたパルス出力を時計回路の所要部分にクロック等
として供給するようにしている。こうした水晶発振回路
は電力のロスが多く、前述した通りディジタルウオッチ
では全消費電力の大半がこの発振回路で費される。
続しそれぞれを端子１，２と接続し、Ｑ，，Ｑ２のゲー
トにはそれぞれが常にオンするように電源電圧Ｖｓｓ，
Ｖｏｏを供給し、これらＦＥＴＱ，，Ｑ２のオン抵抗を
利用してなるものである。またこの抵抗回路に対し並列
に形成して端子１から端子２への信号を反転するィンバ
ータ回路は、ＦＥＴＱ３，Ｑ千の各ゲートを端子１と接
続し、Ｑ３，Ｑを電源Ｖｏｏ，Ｖｓｓ間で直列接続して
このＱ３とＱとの接続点を端子２に接続するとともに出
力端としたものである。なお、この水晶発振回路の出力
端には分周器あるいは複数段縦続接続されたインバータ
等からなる波形整形回路３が接続され、この回路３の整
形されたパルス出力を時計回路の所要部分にクロック等
として供給するようにしている。こうした水晶発振回路
は電力のロスが多く、前述した通りディジタルウオッチ
では全消費電力の大半がこの発振回路で費される。
これは、電源投入時の発振に必要な電圧が安定した発振
状態のときに必要とする電圧にくらべ著しく高いからで
あり、このために安定に発振しているときに発振回路で
電力のロスが発生するからである。すなわち、第１図の
様な発振回路ではィンバー夕が帰還増幅作用を行ない、
電源投入時など発振状態が不安定で定常発振に至る過渡
的期間にはこの帰還増幅作用をするィンバータの増幅度
を高め、安定した定常発振に導くための起動電力が必要
であった。そして、一度安定した発振状態に入ってしま
うと、それ程には大きな電力を必要としない。いま、電
源投入時に発振開始に必要な電源電圧（ＶｏｏとＶｓｓ
との電位差）をＶｓｔａ比、安定した発振状態を保持す
るのに必要な電源電圧をＶｈｏｌｄとすると、Ｖｓｔａ
ｒｔ＞Ｖｈｏｌｄ ・・・・
・・（１｝の関係がある。
状態のときに必要とする電圧にくらべ著しく高いからで
あり、このために安定に発振しているときに発振回路で
電力のロスが発生するからである。すなわち、第１図の
様な発振回路ではィンバー夕が帰還増幅作用を行ない、
電源投入時など発振状態が不安定で定常発振に至る過渡
的期間にはこの帰還増幅作用をするィンバータの増幅度
を高め、安定した定常発振に導くための起動電力が必要
であった。そして、一度安定した発振状態に入ってしま
うと、それ程には大きな電力を必要としない。いま、電
源投入時に発振開始に必要な電源電圧（ＶｏｏとＶｓｓ
との電位差）をＶｓｔａ比、安定した発振状態を保持す
るのに必要な電源電圧をＶｈｏｌｄとすると、Ｖｓｔａ
ｒｔ＞Ｖｈｏｌｄ ・・・・
・・（１｝の関係がある。
とりわけ、発振をすみやかに開始するためにはＶｓｔａ
叫まＶｈｏｌｄよりも充分に大きくなくてはならない。
したがって、従釆の発振回路ではすみやかにかつ確実に
安定発振を行なわせるようにしたとき、消費電力のロス
が大きく電池寿命を延ばし得ないという欠点となってい
た。この発明は上記事情に鑑みなされたもので、受動回
路と能動回路とからなる発振器において消費電力のロス
をなくし、電子式時計など発振器を含む小型電子機器の
電池寿命を長くできるように改良した発振回路を提供す
ることを目的とする。以下、図面を参照してこの発明の
−実施例を説明する。第２図の実施例回路は、水晶振動
子から信号ＸＴ，ＸＴが入力する端子１，２、抵抗回路
として作用するＦＥＴＱ，，Ｑ２、インバータとして作
用するＦＥＴＱ３，Ｑ４および分周器、ィンバータ等の
波形整形回路３が第１図の従来回路と同様に接続形成さ
れたＣＭＯＳ集積回路装置の一部分であり、端子１，２
に対して水晶振動子（図示せず）が外付けして構成され
るものである。電源ＶＤ。とＶｓｓ間に直列に形成した
ＦＥＴＱ３，Ｑ４からなるィンバータには、Ｐチャネル
ＦＥＴＱ３と電源Ｖｏｏとの間に電流制限用の抵抗Ｒ，
が接続され、またＮチャネルＦＥＴＱ４と電源Ｖｓｓと
の間に電流制限用の抵抗Ｒ２が接続されてなる。また、
上記波形整形回路３はパルス信号を波形整形（あるいは
分周）して安定した発振信号を分周回路に出力するとと
もに、発振検出回路４と接続され上記水晶振動子の発振
出力を入力でとする。この発振検出回路４は入力めの発
振が正常状態であれば出力Ｑは「０」（低レベル）、そ
うでないときすなわち、非発振時や発振出力が不充分な
ときには出力Ｑは「１」（高レベル）となるもので、そ
の回路構成例は後に詳述する。上記発振検出回路４の出
力Ｑは、ィンバータ５を介してＰチャネルＦＥＴ拠のゲ
ートに供給され、また直接にＮチャネルＦＥＴＱ６のゲ
ートに供給されるようになっていて、これらＱ５，Ｑ６
がスイッチング素子としてそれぞれ上記ＦＥＴＱ，Ｑ４
の電源Ｖｏｏ，Ｖｓｓ側に於てＲ，，Ｒ２と並列に形成
されている。
叫まＶｈｏｌｄよりも充分に大きくなくてはならない。
したがって、従釆の発振回路ではすみやかにかつ確実に
安定発振を行なわせるようにしたとき、消費電力のロス
が大きく電池寿命を延ばし得ないという欠点となってい
た。この発明は上記事情に鑑みなされたもので、受動回
路と能動回路とからなる発振器において消費電力のロス
をなくし、電子式時計など発振器を含む小型電子機器の
電池寿命を長くできるように改良した発振回路を提供す
ることを目的とする。以下、図面を参照してこの発明の
−実施例を説明する。第２図の実施例回路は、水晶振動
子から信号ＸＴ，ＸＴが入力する端子１，２、抵抗回路
として作用するＦＥＴＱ，，Ｑ２、インバータとして作
用するＦＥＴＱ３，Ｑ４および分周器、ィンバータ等の
波形整形回路３が第１図の従来回路と同様に接続形成さ
れたＣＭＯＳ集積回路装置の一部分であり、端子１，２
に対して水晶振動子（図示せず）が外付けして構成され
るものである。電源ＶＤ。とＶｓｓ間に直列に形成した
ＦＥＴＱ３，Ｑ４からなるィンバータには、Ｐチャネル
ＦＥＴＱ３と電源Ｖｏｏとの間に電流制限用の抵抗Ｒ，
が接続され、またＮチャネルＦＥＴＱ４と電源Ｖｓｓと
の間に電流制限用の抵抗Ｒ２が接続されてなる。また、
上記波形整形回路３はパルス信号を波形整形（あるいは
分周）して安定した発振信号を分周回路に出力するとと
もに、発振検出回路４と接続され上記水晶振動子の発振
出力を入力でとする。この発振検出回路４は入力めの発
振が正常状態であれば出力Ｑは「０」（低レベル）、そ
うでないときすなわち、非発振時や発振出力が不充分な
ときには出力Ｑは「１」（高レベル）となるもので、そ
の回路構成例は後に詳述する。上記発振検出回路４の出
力Ｑは、ィンバータ５を介してＰチャネルＦＥＴ拠のゲ
ートに供給され、また直接にＮチャネルＦＥＴＱ６のゲ
ートに供給されるようになっていて、これらＱ５，Ｑ６
がスイッチング素子としてそれぞれ上記ＦＥＴＱ，Ｑ４
の電源Ｖｏｏ，Ｖｓｓ側に於てＲ，，Ｒ２と並列に形成
されている。
このように構成した発振回路では、従来回路の帰還増幅
作用をするィンバータに電流制限回路が付加されていて
、この付加された抵抗値は次の通りである。
作用をするィンバータに電流制限回路が付加されていて
、この付加された抵抗値は次の通りである。
ＲＰ：蔓主要（透き ‐‐‐‐‐‐（２１ＲＮ
＝暑台髪封 …糊つまり、スイッチング回路と
して形成したＦＥＴは，Ｑ６の抵抗値をＲ（鴇），Ｒ（
Ｑ）とするとき、ィンバー夕と電源ＶＤｏ，Ｖｓｓとの
間の電流終に付加される抵抗値は上記■，（３’式のＲ
Ｐ，ＲＮで表現できる。
＝暑台髪封 …糊つまり、スイッチング回路と
して形成したＦＥＴは，Ｑ６の抵抗値をＲ（鴇），Ｒ（
Ｑ）とするとき、ィンバー夕と電源ＶＤｏ，Ｖｓｓとの
間の電流終に付加される抵抗値は上記■，（３’式のＲ
Ｐ，ＲＮで表現できる。
したがって、まず電源を投入して水晶振動子での目励振
動を開始させるとき、前記発振検出回路４の出力Ｑは「
１」であるからＦＥＴは，Ｑ６はオンつまり導適状態に
ある。これらＦＥＴは，Ｑのオン抵抗を十分に小さな値
となる様にしておくと、このとき■，‘３’式のＲＰ，
ＲＮはＲ（Ｑ）→０，Ｒ（Ｑ６）→○となることからい
ずれも零に近ずく。こうしてＦＥＴＱ３，Ｑ４からなる
ィンバータには電源電圧Ｖｏｏ−Ｖｓｓがほんどそのま
ま印加されて発振状態はすみやかに安定する。安定して
発振いまじめた水晶振動子の発振出力は波形整形回路３
で波形整形され、発振検出回路４の入力少となるから、
このとき発振検出回路４の出力Ｑは「１」から「０」に
なってＦＥＴは，Ｑ６をオフする。
動を開始させるとき、前記発振検出回路４の出力Ｑは「
１」であるからＦＥＴは，Ｑ６はオンつまり導適状態に
ある。これらＦＥＴは，Ｑのオン抵抗を十分に小さな値
となる様にしておくと、このとき■，‘３’式のＲＰ，
ＲＮはＲ（Ｑ）→０，Ｒ（Ｑ６）→○となることからい
ずれも零に近ずく。こうしてＦＥＴＱ３，Ｑ４からなる
ィンバータには電源電圧Ｖｏｏ−Ｖｓｓがほんどそのま
ま印加されて発振状態はすみやかに安定する。安定して
発振いまじめた水晶振動子の発振出力は波形整形回路３
で波形整形され、発振検出回路４の入力少となるから、
このとき発振検出回路４の出力Ｑは「１」から「０」に
なってＦＥＴは，Ｑ６をオフする。
このため上記■，【３’式のＲＰ，ＲＮはＲ（Ｑ５）→
の、Ｒ（Ｑ６）→のとなるからそれぞれＲ．，Ｒ２と等
しくなり、ここでの電圧降下によってＦＥＴＱ３，Ｑ４
からなるインバータでの動作電圧は十分小さくできる。
上記発振検出回路４について第３図を参照して説明する
。
の、Ｒ（Ｑ６）→のとなるからそれぞれＲ．，Ｒ２と等
しくなり、ここでの電圧降下によってＦＥＴＱ３，Ｑ４
からなるインバータでの動作電圧は十分小さくできる。
上記発振検出回路４について第３図を参照して説明する
。
検出すべき信号？の入力様子１１はコンデンサー２の一
方端子およびダイオード１３のアノード端子に接続され
、これらコンデンサ１２とダイオード１３とは並列に接
続される。共通接続したコンデンサー２の他方端子とダ
イオード１３のカソード端子とは、ィンバータ１４、イ
ンバーター５を順次介して出力Ｑ端子１６に接続されて
いる。インバーター４の入力端子Ｊは抵抗１７を介して
高レベル電源Ｖｏｏと接続され、インバーター５の出力
端子すなわちＱ端子１６はコンデンサー８を介して同じ
くＶ。。と接続される。また、後段のィンバータ１ ５
は、ＰチャネルＦＥＴＱ，．とＮチャネルＦＥＴＱ，２
を直列接続してなるもので、Ｑ，，は抵抗１９を介して
上記高レベル電源ＶＤｏに接続され、Ｑ，２は直接抵レ
ベル電源Ｖｓｓに接続されている。この検出回路４は波
形整形回路３の出力パルス数を電圧レベルに変換し、こ
のパルス数が所定値をこえた時、検出回路４から検出信
号が出力されることは以下の説明で明らかとなる。第４
図はこの発振検出回路の電源投入時の入出力波形を示す
図であり、同図ａは検出すべき信号◇が入力する入力端
子１１の電圧波形、同図ｂはィンバータ１４の入力端子
Ｊの電圧波形、同図ｃは出力端子１６の電圧波形であり
、この波形が最初に“０”レベルに達した時点が正常発
振検出タイミングである。入力信号では電源投入後いま
らくして波形整形回路３の出力が正常な発振状態になる
までは「１」あるいは「０」の一定レベルの状態を続け
る。この間にコンデンサ１２は接続点Ｊ側から抵抗１７
を通して電源ＶＤｏレベルつまり「１」に充電される。
そして、このＪの「１」レベルはィンバータ１４，１５
を介して出力端子ｌ６に伝えられ、発振検出出力は「１
」レベルを保持する。（即ち発振状態にないことを検出
している。）なお、入力信号少が「０」レベル状態を続
けている場合でも、ダイオード１３の逆バイアス効果に
より接続点Ｊが「０」レベルになることはない。この後
、入力信号Ｊが一定周期のパルスになると、コンデンサ
１２を通して接続点Ｊにもほぼ同位相のパルス信号があ
らわれる。勿論、このためにはコンデンサ１２と抵抗１
７とによるＶ。。側に対する放電時定数を入力信号？と
して印加されるパルスの周期より十分に大きく設定すべ
きである。接続点Ｊに得られたパルス信号は、ィンバー
タ１４，１５によって出力端子１６に伝達され、このと
きコンデンサ１８の出力端子１６側レベルは電源Ｖｓｓ
により「０」レベルに充電されていく。この場合、イン
バータ１５のＶｏｏ側ＦＥＴＱ，．に直列接続した抵抗
１９のため、コンデンサー８の充電時定数およびぐの周
期に対して放電時定数は十分（数１Ｍ音）に大きくなっ
ており、このために短期間で出力信号Ｑレベルは「０」
になる。こうして、入力信号ぐが正常に発振した信号状
態であれば検出出力信号Ｑ＝「０」を保持し、そうでな
いときにはＱ＝「１」となる。上記発振検出回路４の出
力によって第２図のスイッチング素子としてィンバータ
に接続したＦＥＴ法，Ｑ６をオン、オフすれば、上記｛
２’，潮式で示される電流制限回路の抵抗値が零とＲ．
あるいはＲ２に切替えられる。つまり、発振検出出力Ｑ
が「０」になって正常に発振しているとなれば、ＦＥＴ
Ｑ５，Ｑはオフしてィンバータに供給される電圧はＶＤ
Ｄ−Ｖｓｓよりずっと小さくなる。このときの電圧をＶ
ｈｏｌｄとすれば、これは発振検出出力Ｑが「１」でＱ
５，Ｑがオンしているときインバータに供給される電圧
Ｖｓｔａｎよりも小さく、前記‘１｝式の不等式が満さ
れる。したがって、上記実施例回路は、電源投入時には
帰還増幅作用をするィンバータがＶｓｔａｎで動作し、
安定発振状態にはいるとＶｈｏｌｄ（くＶｓｔａｎ）の
電圧で動作することになって、無駄な電力消費を少なく
できる。すなわち、電源投入後等の過渡期間は高い電圧
をィンバー夕に与えてすみやかに安定状態にでき、また
安定状態での消費電力のロスを小さくできる。第５図ａ
は波形整形回路３の一例として分周回路を示しており、
また同図ｂはこの分周回路を４個のクロツクドインバー
タと２個のインバータとによって構成した回路例を示し
ている。この分周回路は、ＣＭＯＳＦＥＴで形成するこ
とができ、それ故前記第２図の発振回路の実施例は、電
子式時計用のＣＭＯＳ集積回路内に極めてコンパクトに
組入れることが可能である。このとき、前述の発振検出
回路や電流制限用の抵抗Ｒ，，Ｒ２も同一半導体基板上
に集積化して挿入でき、抵抗Ｒ，，Ｒ２などをＭＯＳＦ
ＥＴによる抵抗でつくれば、抵抗値を精度よく設定でき
、動作の確実性をよりよく達成できる。また波形整形回
路を分周回路で構成することにより、動作開始時の不安
定発振状態から正常発振状態に移行する際のスイッチン
グトランジスタＱ５，Ｑ６のオフタィミングを正しく行
なわせることができる。つまり上記構成では分周回路を
有し、この分周回路の出力パルス数を検出する構成であ
るから、この分周回路では発振初期の非定常発振成分（
最初の小さな振中の不安定発振信号）には応答せず、し
かもこの最初の不安定発振と安定発振状態との間の不安
定発振（この発振では上記分周回路は応答し得る）波形
の周期を引きのはすことにより、検出回路４でのカウン
ト誤差を少なくできる。このことは、正しいタイミング
で上言己スイッチングトランジスタＱ５，Ｑ６をオフ状
態にできることを示すものである。上記実施例において
は、電流制限回路として抵抗を電源ＶＤ。
方端子およびダイオード１３のアノード端子に接続され
、これらコンデンサ１２とダイオード１３とは並列に接
続される。共通接続したコンデンサー２の他方端子とダ
イオード１３のカソード端子とは、ィンバータ１４、イ
ンバーター５を順次介して出力Ｑ端子１６に接続されて
いる。インバーター４の入力端子Ｊは抵抗１７を介して
高レベル電源Ｖｏｏと接続され、インバーター５の出力
端子すなわちＱ端子１６はコンデンサー８を介して同じ
くＶ。。と接続される。また、後段のィンバータ１ ５
は、ＰチャネルＦＥＴＱ，．とＮチャネルＦＥＴＱ，２
を直列接続してなるもので、Ｑ，，は抵抗１９を介して
上記高レベル電源ＶＤｏに接続され、Ｑ，２は直接抵レ
ベル電源Ｖｓｓに接続されている。この検出回路４は波
形整形回路３の出力パルス数を電圧レベルに変換し、こ
のパルス数が所定値をこえた時、検出回路４から検出信
号が出力されることは以下の説明で明らかとなる。第４
図はこの発振検出回路の電源投入時の入出力波形を示す
図であり、同図ａは検出すべき信号◇が入力する入力端
子１１の電圧波形、同図ｂはィンバータ１４の入力端子
Ｊの電圧波形、同図ｃは出力端子１６の電圧波形であり
、この波形が最初に“０”レベルに達した時点が正常発
振検出タイミングである。入力信号では電源投入後いま
らくして波形整形回路３の出力が正常な発振状態になる
までは「１」あるいは「０」の一定レベルの状態を続け
る。この間にコンデンサ１２は接続点Ｊ側から抵抗１７
を通して電源ＶＤｏレベルつまり「１」に充電される。
そして、このＪの「１」レベルはィンバータ１４，１５
を介して出力端子ｌ６に伝えられ、発振検出出力は「１
」レベルを保持する。（即ち発振状態にないことを検出
している。）なお、入力信号少が「０」レベル状態を続
けている場合でも、ダイオード１３の逆バイアス効果に
より接続点Ｊが「０」レベルになることはない。この後
、入力信号Ｊが一定周期のパルスになると、コンデンサ
１２を通して接続点Ｊにもほぼ同位相のパルス信号があ
らわれる。勿論、このためにはコンデンサ１２と抵抗１
７とによるＶ。。側に対する放電時定数を入力信号？と
して印加されるパルスの周期より十分に大きく設定すべ
きである。接続点Ｊに得られたパルス信号は、ィンバー
タ１４，１５によって出力端子１６に伝達され、このと
きコンデンサ１８の出力端子１６側レベルは電源Ｖｓｓ
により「０」レベルに充電されていく。この場合、イン
バータ１５のＶｏｏ側ＦＥＴＱ，．に直列接続した抵抗
１９のため、コンデンサー８の充電時定数およびぐの周
期に対して放電時定数は十分（数１Ｍ音）に大きくなっ
ており、このために短期間で出力信号Ｑレベルは「０」
になる。こうして、入力信号ぐが正常に発振した信号状
態であれば検出出力信号Ｑ＝「０」を保持し、そうでな
いときにはＱ＝「１」となる。上記発振検出回路４の出
力によって第２図のスイッチング素子としてィンバータ
に接続したＦＥＴ法，Ｑ６をオン、オフすれば、上記｛
２’，潮式で示される電流制限回路の抵抗値が零とＲ．
あるいはＲ２に切替えられる。つまり、発振検出出力Ｑ
が「０」になって正常に発振しているとなれば、ＦＥＴ
Ｑ５，Ｑはオフしてィンバータに供給される電圧はＶＤ
Ｄ−Ｖｓｓよりずっと小さくなる。このときの電圧をＶ
ｈｏｌｄとすれば、これは発振検出出力Ｑが「１」でＱ
５，Ｑがオンしているときインバータに供給される電圧
Ｖｓｔａｎよりも小さく、前記‘１｝式の不等式が満さ
れる。したがって、上記実施例回路は、電源投入時には
帰還増幅作用をするィンバータがＶｓｔａｎで動作し、
安定発振状態にはいるとＶｈｏｌｄ（くＶｓｔａｎ）の
電圧で動作することになって、無駄な電力消費を少なく
できる。すなわち、電源投入後等の過渡期間は高い電圧
をィンバー夕に与えてすみやかに安定状態にでき、また
安定状態での消費電力のロスを小さくできる。第５図ａ
は波形整形回路３の一例として分周回路を示しており、
また同図ｂはこの分周回路を４個のクロツクドインバー
タと２個のインバータとによって構成した回路例を示し
ている。この分周回路は、ＣＭＯＳＦＥＴで形成するこ
とができ、それ故前記第２図の発振回路の実施例は、電
子式時計用のＣＭＯＳ集積回路内に極めてコンパクトに
組入れることが可能である。このとき、前述の発振検出
回路や電流制限用の抵抗Ｒ，，Ｒ２も同一半導体基板上
に集積化して挿入でき、抵抗Ｒ，，Ｒ２などをＭＯＳＦ
ＥＴによる抵抗でつくれば、抵抗値を精度よく設定でき
、動作の確実性をよりよく達成できる。また波形整形回
路を分周回路で構成することにより、動作開始時の不安
定発振状態から正常発振状態に移行する際のスイッチン
グトランジスタＱ５，Ｑ６のオフタィミングを正しく行
なわせることができる。つまり上記構成では分周回路を
有し、この分周回路の出力パルス数を検出する構成であ
るから、この分周回路では発振初期の非定常発振成分（
最初の小さな振中の不安定発振信号）には応答せず、し
かもこの最初の不安定発振と安定発振状態との間の不安
定発振（この発振では上記分周回路は応答し得る）波形
の周期を引きのはすことにより、検出回路４でのカウン
ト誤差を少なくできる。このことは、正しいタイミング
で上言己スイッチングトランジスタＱ５，Ｑ６をオフ状
態にできることを示すものである。上記実施例において
は、電流制限回路として抵抗を電源ＶＤ。
，Ｖｓｓの両方にそれぞれ形成しているが、一方側の電
流路だけに設けるようにしてもよい。また、ディジタル
回路として電子式時計の水晶発振器に適用した場合で説
明したため、一般に電力消費量の小さいといわれるＣＭ
ＯＳ回路で構成した実施例をあげているが、ィンバータ
等は単チャネルＦＥＴによっても形成できる。また回路
の大きさを考慮しないものの場合には、必ずしも集積回
路化する必要はないし、発振回路として受動素子が水晶
振動子、能動素子がィンバータである必要もなく、一般
に電力消費を低減しようとする電気回路中の発振回路と
して広く応用することが可能である。第６図は能動素子
としてＰチャネルＦＥＴ２個を用いて構成したィンバー
タを、一方電源Ｖｓｓ側で電流制限するようにした実施
例を示している。これは前記実施例と同様に理解でき、
詳細な説明は省略する。なお、上記各実施例において波
形整形回路３からの出力を用いて発振検出を行っている
のは水晶振動子などの受動回路の非定常発振状態を発振
検出回路に直接供給しないようにするためで、通常、原
発振周波数信号を分周して基本発振信号をつくるように
している電子式時計などでは波形整形は複数段の分周回
路によって行なわれる。
流路だけに設けるようにしてもよい。また、ディジタル
回路として電子式時計の水晶発振器に適用した場合で説
明したため、一般に電力消費量の小さいといわれるＣＭ
ＯＳ回路で構成した実施例をあげているが、ィンバータ
等は単チャネルＦＥＴによっても形成できる。また回路
の大きさを考慮しないものの場合には、必ずしも集積回
路化する必要はないし、発振回路として受動素子が水晶
振動子、能動素子がィンバータである必要もなく、一般
に電力消費を低減しようとする電気回路中の発振回路と
して広く応用することが可能である。第６図は能動素子
としてＰチャネルＦＥＴ２個を用いて構成したィンバー
タを、一方電源Ｖｓｓ側で電流制限するようにした実施
例を示している。これは前記実施例と同様に理解でき、
詳細な説明は省略する。なお、上記各実施例において波
形整形回路３からの出力を用いて発振検出を行っている
のは水晶振動子などの受動回路の非定常発振状態を発振
検出回路に直接供給しないようにするためで、通常、原
発振周波数信号を分周して基本発振信号をつくるように
している電子式時計などでは波形整形は複数段の分周回
路によって行なわれる。
したがってこの発明でいう波形整形回路とは非定常な発
振信号成分を除去する機能を有するものであれば十分で
ある。以上詳述した通り、この発明によれば低消費電力
で確実に動作し、回路構成が簡素であり、電池電源の寿
命を延ばすことができ、したがって電子式時計等の小型
電子装置を一層小型、軽量化でき、しかも波形整形回路
及び発振検出回路により良好な動作が行なえる発振回路
が提供できる。
振信号成分を除去する機能を有するものであれば十分で
ある。以上詳述した通り、この発明によれば低消費電力
で確実に動作し、回路構成が簡素であり、電池電源の寿
命を延ばすことができ、したがって電子式時計等の小型
電子装置を一層小型、軽量化でき、しかも波形整形回路
及び発振検出回路により良好な動作が行なえる発振回路
が提供できる。
第１図は従来の発振回路の一例を示す図、第２図はこの
発明の一実施例回路を示す図、第３図は同実施例で用い
る発振検出回路の一例を示す回路構成図、第４図はこの
発振検出回路での検出動作を説明するための図、第５図
ａ，ｂは分周回路の一例を示すブロック図および回路図
、第６図はこの発明の他の実施例を示す図である。 １，２・・・・・・振動信号用の端子、３・・・・・・
波形整形回路、４・・・・・・発振検出回路、５・・・
・・・ィンバータ、Ｑ，〜Ｑ６・・・・・・ＦＥＴ、Ｒ
，，Ｒ２・・・・・・電流制限用の抵抗。 第１図 第２図 第３図 第４図 第５図 第６図
発明の一実施例回路を示す図、第３図は同実施例で用い
る発振検出回路の一例を示す回路構成図、第４図はこの
発振検出回路での検出動作を説明するための図、第５図
ａ，ｂは分周回路の一例を示すブロック図および回路図
、第６図はこの発明の他の実施例を示す図である。 １，２・・・・・・振動信号用の端子、３・・・・・・
波形整形回路、４・・・・・・発振検出回路、５・・・
・・・ィンバータ、Ｑ，〜Ｑ６・・・・・・ＦＥＴ、Ｒ
，，Ｒ２・・・・・・電流制限用の抵抗。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 第１の電源、第２の電源間に直列接続される一導電
型でなる第１、第２の絶縁ゲート形電界効果トランジス
タ、及び他の導電型でなる第３、第４の絶縁ゲート形電
界効果トランジスタと、上記第２、第３の絶縁ゲート形
電界効果トランジスタのゲート電極を共通接続し、該第
２あるいは第３トランジスタが備える出力端子との間に
水晶振動子及び抵抗を並列接続する構成と、上記第１、
及び第４絶縁ゲート形電界効果トランジスタに対し抵抗
性負荷を並列接続する構成と、上記第１、第２、第３、
第４トランジスタ及び水晶振動子、抵抗により形成され
る発振波を分周する分周回路と、該分周回路に接続され
、その出力パルス数が所定値を越えたとき検出信号を出
力する発振検出回路とを具備させ、この検出回路の出力
信号をもつて上記第１、第４絶縁ゲート形電界効果トラ
ンジスタを同時に導通させ、上記第１の電源より第２の
電源へ流れる電流を制御するようにしたことを特徴とす
る発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51112655A JPS6036644B2 (ja) | 1976-09-20 | 1976-09-20 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51112655A JPS6036644B2 (ja) | 1976-09-20 | 1976-09-20 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5338248A JPS5338248A (en) | 1978-04-08 |
| JPS6036644B2 true JPS6036644B2 (ja) | 1985-08-21 |
Family
ID=14592151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51112655A Expired JPS6036644B2 (ja) | 1976-09-20 | 1976-09-20 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6036644B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821815B2 (ja) * | 1986-12-22 | 1996-03-04 | 松下電子工業株式会社 | 信号発生装置 |
| US4956618A (en) * | 1989-04-07 | 1990-09-11 | Vlsi Technology, Inc. | Start-up circuit for low power MOS crystal oscillator |
| JP4729906B2 (ja) | 2004-11-19 | 2011-07-20 | 日本電産株式会社 | 遠心送風機 |
| JP5140944B2 (ja) * | 2006-05-12 | 2013-02-13 | 株式会社リコー | 発振回路およびその制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS493552A (ja) * | 1972-04-20 | 1974-01-12 | ||
| JPS5180751A (ja) * | 1975-01-11 | 1976-07-14 | Citizen Watch Co Ltd | Suishohatsushinkairo |
-
1976
- 1976-09-20 JP JP51112655A patent/JPS6036644B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5338248A (en) | 1978-04-08 |
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