JPS5829242A - 同期信号抽出回路 - Google Patents
同期信号抽出回路Info
- Publication number
- JPS5829242A JPS5829242A JP56126636A JP12663681A JPS5829242A JP S5829242 A JPS5829242 A JP S5829242A JP 56126636 A JP56126636 A JP 56126636A JP 12663681 A JP12663681 A JP 12663681A JP S5829242 A JPS5829242 A JP S5829242A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- input
- signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、位相同期ループ回路に訃ける同期信号抽出回
路に関する。
路に関する。
受信された信号の中から同期用のタイｔング信号を抽出
する回路の１つに２相位相変調の１つであるマンチェス
ターコード方式を採用した復調回路が知られている・こ
の位相同期ループ回路（ＰＬＬ）の場合、初期同期をと
るために、データ通信を行う前に−ＯＩと％ｌｌとの繰
返し信号が送られてくる。この初期同期信号はその復調
回路データ伝送速度Ｔ（Ｋビン１フ秒）の半分子／２
（Ｋビン１フ秒）の周期となる。その大め１．ＰＬＬ入
力回路で２逓倍を行って、Ｔ（ＫＨ篤）のバンドパスフ
ィルターを通じレベル変換して短形波とし危めとで、Ｐ
ＬＬの入力位相比較器に印加する。ＰＬＬの位相比較器
は、ディジタル形の場合、入力信号のデユーティ比が丁
度５０ｑＩｂでないと位相誤差を生ずる古めレベル変換
回路はゼロクロスレベル変換を行うことになる。このた
めに、Ｔ（ＫＨｚ）のＢＰＦの出力にデータピッ）Ｋ於
いて２ Ｔ （ＫＨｚ ）のパルス成分が発生すること
Ｋなる。ところが、Ｔ（ＫＨｚ）用のＰＬＬは２Ｔ（Ｋ
Ｈｚ）の入力信号に対しても、ロックするためにデータ
ビットの途中からＰＬＬに入力があった場合Ｋｓｉ−い
てはＰＬＬ出力がπ相ずれのモードでロックすることに
なり位相反転状態が発生し、同期用タイミング信号が抽
出されないことがあｐ問題があつ喪。
する回路の１つに２相位相変調の１つであるマンチェス
ターコード方式を採用した復調回路が知られている・こ
の位相同期ループ回路（ＰＬＬ）の場合、初期同期をと
るために、データ通信を行う前に−ＯＩと％ｌｌとの繰
返し信号が送られてくる。この初期同期信号はその復調
回路データ伝送速度Ｔ（Ｋビン１フ秒）の半分子／２
（Ｋビン１フ秒）の周期となる。その大め１．ＰＬＬ入
力回路で２逓倍を行って、Ｔ（ＫＨ篤）のバンドパスフ
ィルターを通じレベル変換して短形波とし危めとで、Ｐ
ＬＬの入力位相比較器に印加する。ＰＬＬの位相比較器
は、ディジタル形の場合、入力信号のデユーティ比が丁
度５０ｑＩｂでないと位相誤差を生ずる古めレベル変換
回路はゼロクロスレベル変換を行うことになる。このた
めに、Ｔ（ＫＨｚ）のＢＰＦの出力にデータピッ）Ｋ於
いて２ Ｔ （ＫＨｚ ）のパルス成分が発生すること
Ｋなる。ところが、Ｔ（ＫＨｚ）用のＰＬＬは２Ｔ（Ｋ
Ｈｚ）の入力信号に対しても、ロックするためにデータ
ビットの途中からＰＬＬに入力があった場合Ｋｓｉ−い
てはＰＬＬ出力がπ相ずれのモードでロックすることに
なり位相反転状態が発生し、同期用タイミング信号が抽
出されないことがあｐ問題があつ喪。
本発明の目的は、上記し九回路構成上の問題をなくシ、
データモデモの同期用タイミング信号の抽出を確実に実
行してなる同期信号抽出１路を提供するものである。
データモデモの同期用タイミング信号の抽出を確実に実
行してなる同期信号抽出１路を提供するものである。
本発明の要旨は以下の通りとなる。受信した信号を２逓
倍してすぐにＴ （ＫＨｚ ）のＢＰＦに与えるのでは
なく、この出力の中で２Ｔ（Ｋ）Ｉｓ）成分のパルスを
初期同期信号の％ＱＩとｓｌｔとの一連において、１つ
おきに間引きを行ってからＢＰＦに印加することによっ
て、同期用タイミング信号のπ相ずれのロック状態をな
くシ、正しい抽出を可能にしている・以下、本発明を図
面により詳述する・第１図は本発明の実施例図である。
倍してすぐにＴ （ＫＨｚ ）のＢＰＦに与えるのでは
なく、この出力の中で２Ｔ（Ｋ）Ｉｓ）成分のパルスを
初期同期信号の％ＱＩとｓｌｔとの一連において、１つ
おきに間引きを行ってからＢＰＦに印加することによっ
て、同期用タイミング信号のπ相ずれのロック状態をな
くシ、正しい抽出を可能にしている・以下、本発明を図
面により詳述する・第１図は本発明の実施例図である。
図で、１は２逓倍回路、２はＴ （ＫＨＳ ）のｓｐＦ
、ａはゼロクロスレベル変換器、４はディジタルＰＬＬ
、５は入力信号マスク回路である。本実施例の特徴は、
受信入力の及び２逓倍回路出力■とを入力として受信入
力をマスクするマスク回路５を設けた点にある。
、ａはゼロクロスレベル変換器、４はディジタルＰＬＬ
、５は入力信号マスク回路である。本実施例の特徴は、
受信入力の及び２逓倍回路出力■とを入力として受信入
力をマスクするマスク回路５を設けた点にある。
このマスク回路５の出力がＢＰＦ ２の入力となる。
第２図は第１図の実施例の動作説明−である。
受信入力信号は■の波形でＴｏ９、この信号■が２逓倍
回路１で２逓倍される。２ａ倍出′力が波形■である。
回路１で２逓倍される。２ａ倍出′力が波形■である。
波形■のうち、斜線のパルスによってＰＬＬがロックす
ると、■の波形のように入力信号に対してπ相ずれるこ
とになり、同期タイミング・信号の抽出を誤る。然るに
、マスク回路５は波形■の中の斜線のパルスをマスクす
べくマスクバ、ルス［株］を発生する九め、波形■の斜
線の〕（ルスはマスクされる。第２図で波形■の（正常
時）が１スクされ喪こと罠よって得られる正常状態を示
すものであり、波形■の（Ｊ％常時）がマスクされない
異常時の状態を示している。本実施例のマスク回路５を
設けたことによって、ＰＬＬの出力は正常波形となり、
０相ａツクすることになる。
ると、■の波形のように入力信号に対してπ相ずれるこ
とになり、同期タイミング・信号の抽出を誤る。然るに
、マスク回路５は波形■の中の斜線のパルスをマスクす
べくマスクバ、ルス［株］を発生する九め、波形■の斜
線の〕（ルスはマスクされる。第２図で波形■の（正常
時）が１スクされ喪こと罠よって得られる正常状態を示
すものであり、波形■の（Ｊ％常時）がマスクされない
異常時の状態を示している。本実施例のマスク回路５を
設けたことによって、ＰＬＬの出力は正常波形となり、
０相ａツクすることになる。
以上の本発明によれば、π相ずれロックを防ぐべく、Ｂ
ＰＦの入力信号の中から初期同期データと同相でないパ
ルス信号をマスク信号によってぬきとシ、間引きを行っ
たことによって、受信した信号の中から同期用のタイミ
ング信号を確実に抽出することができた。
ＰＦの入力信号の中から初期同期データと同相でないパ
ルス信号をマスク信号によってぬきとシ、間引きを行っ
たことによって、受信した信号の中から同期用のタイミ
ング信号を確実に抽出することができた。
１１！１図は本発明の実施例図、第２図はタイムチャー
トである。 １・・・２逓倍回路、２・・・ＩＩＰＦ、３・・・ゼロ
クロスレベル変換器、４・・・ディジタルＰＬＬ、５・
・・入力信号１スク回路。 代理人 弁理士・秋 本 正 実 第１図 第２図
トである。 １・・・２逓倍回路、２・・・ＩＩＰＦ、３・・・ゼロ
クロスレベル変換器、４・・・ディジタルＰＬＬ、５・
・・入力信号１スク回路。 代理人 弁理士・秋 本 正 実 第１図 第２図
Claims (1)
- 入力信号の立上り、立下りを検出することによって２逓
倍を行う２逓倍ｌ路と、該２逓倍回路の出力と上記入力
信号とを入力としデータの伝送に先立って送られる初期
同期用パターンと同相関係にない上記２逓倍回路の出力
信号パルスをマスクする入力信号マスク回路と、該入力
信号マスク回路の出力を入力とするバンドパスフィルタ
メ、該バンドパスフィルタの出力を入力とするゼロクロ
スレベル変換器と、該ゼロクロスレベル変換器の出力を
入力とするディジタルＰＬＬ回路とより成る同期信号抽
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126636A JPS5829242A (ja) | 1981-08-14 | 1981-08-14 | 同期信号抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126636A JPS5829242A (ja) | 1981-08-14 | 1981-08-14 | 同期信号抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829242A true JPS5829242A (ja) | 1983-02-21 |
Family
ID=14940095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126636A Pending JPS5829242A (ja) | 1981-08-14 | 1981-08-14 | 同期信号抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223218A (ja) * | 1989-02-23 | 1990-09-05 | Nec Corp | Ａｃ電源のゼロクロス検出回路 |
-
1981
- 1981-08-14 JP JP56126636A patent/JPS5829242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223218A (ja) * | 1989-02-23 | 1990-09-05 | Nec Corp | Ａｃ電源のゼロクロス検出回路 |
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