JPS5830234A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5830234A JPS5830234A JP56129154A JP12915481A JPS5830234A JP S5830234 A JPS5830234 A JP S5830234A JP 56129154 A JP56129154 A JP 56129154A JP 12915481 A JP12915481 A JP 12915481A JP S5830234 A JPS5830234 A JP S5830234A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- collector
- input
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、出力のＨレベル・をクランプしたＴＴＬ論理
回路に関し、入力のスレッシェホールドレベルが出力振
幅のｔ１！Ｖ中間値となるようにしたものである。
回路に関し、入力のスレッシェホールドレベルが出力振
幅のｔ１！Ｖ中間値となるようにしたものである。
第１図に示すＴＴＬ論理回路は入力ＩＮがＬ（ロー）レ
ベルであれば電源Ｗｅｅから抵抗Ｒ１を通して流れる電
流がトランジスタＱ１のエミッタ側に流れて出力段のト
ランジスタＱ！がオフし、出力ＯＵＴ ’はＨ
（ハイ）レベル、逆に人’ｊＪ Ｉ Ｎカ’Ｈレベルで
あればＷｅｅからの電流がトランジスタＱ１のベース、
コレクタ間を通してシ冒ットキーパリアダイオードクラ
ンプ型のトランジスタＱ、のベースに流れ、該トランジ
スタＱ、がオンして出力０υＴＩｆｉＬレベルとなるイ
ンバータ（Ｑｌがマルチエミッタであればナンド）動作
を行なう、ところで、この回路では出力ＯＵＴのＬレベ
ルＶＯＬがトランジスタＱｔのＶｃｉ＋（：α４Ｖ）で
あるのに対し、Ｈレベルち璽がＶｅｃとなるので出力振
幅が大きく、特Ｋ ｖｏｌ！が高いため処出力ＯＵＴが
ＨからＬへ切換わる時間が長くなる欠点がある。
ベルであれば電源Ｗｅｅから抵抗Ｒ１を通して流れる電
流がトランジスタＱ１のエミッタ側に流れて出力段のト
ランジスタＱ！がオフし、出力ＯＵＴ ’はＨ
（ハイ）レベル、逆に人’ｊＪ Ｉ Ｎカ’Ｈレベルで
あればＷｅｅからの電流がトランジスタＱ１のベース、
コレクタ間を通してシ冒ットキーパリアダイオードクラ
ンプ型のトランジスタＱ、のベースに流れ、該トランジ
スタＱ、がオンして出力０υＴＩｆｉＬレベルとなるイ
ンバータ（Ｑｌがマルチエミッタであればナンド）動作
を行なう、ところで、この回路では出力ＯＵＴのＬレベ
ルＶＯＬがトランジスタＱｔのＶｃｉ＋（：α４Ｖ）で
あるのに対し、Ｈレベルち璽がＶｅｃとなるので出力振
幅が大きく、特Ｋ ｖｏｌ！が高いため処出力ＯＵＴが
ＨからＬへ切換わる時間が長くなる欠点がある。
第２図および第３図の回路はいずれもＶｏｌｔをクラン
プして、出力ＯＵＴの■からＬへの遷移を高速化しよう
とするものである。第２図の例はトランジスタＱ、のコ
レクタ、エミッタ間に並列に通常のｐｎ接合ダイオード
Ｄと抵抗４の直列回路を接続し、ｖｏ菖をクランプする
ものでα８Ｖ程度に制限できる。しかしながらこのよう
にすると入力ＩＮがトランジスタＱ、をオンさせる値、
つまり入力スレッジ−ホールド（以下ｖｔｈと略記する
）がトランジスターのＶｓｍ １段分（α７ｖ程度）で
あるから、ＶＯＬとの差（α３ｖ程度）Ｋ比しｖｏ■と
の差が著しく減少して（α１ｖ程度）Ｈ側のノイズマー
ジンが減少する欠点がある。つ着シ、入力ＩＮにＨレベ
ルノイズが加わるとトランジスタＱ、がオンじやすくな
る。なお、抵抗８番の値を高くすれば五個のノイズマー
ジンを充分にとることはできるが、抵抗パターンが大き
くなりて集積度を低下させ、且つ出力インピーダンスを
上昇させる問題が生ずる。
プして、出力ＯＵＴの■からＬへの遷移を高速化しよう
とするものである。第２図の例はトランジスタＱ、のコ
レクタ、エミッタ間に並列に通常のｐｎ接合ダイオード
Ｄと抵抗４の直列回路を接続し、ｖｏ菖をクランプする
ものでα８Ｖ程度に制限できる。しかしながらこのよう
にすると入力ＩＮがトランジスタＱ、をオンさせる値、
つまり入力スレッジ−ホールド（以下ｖｔｈと略記する
）がトランジスターのＶｓｍ １段分（α７ｖ程度）で
あるから、ＶＯＬとの差（α３ｖ程度）Ｋ比しｖｏ■と
の差が著しく減少して（α１ｖ程度）Ｈ側のノイズマー
ジンが減少する欠点がある。つ着シ、入力ＩＮにＨレベ
ルノイズが加わるとトランジスタＱ、がオンじやすくな
る。なお、抵抗８番の値を高くすれば五個のノイズマー
ジンを充分にとることはできるが、抵抗パターンが大き
くなりて集積度を低下させ、且つ出力インピーダンスを
上昇させる問題が生ずる。
菖３図の例は抵抗Ｒ４の代わシにｐｎ接合ダイオードＤ
′を接続したものであるから、ｖｏＨはｔ５ｖ程ＫＫク
ランプされ、上述したノイズマージンの問題も生じない
。しかし、Ｐａｌ接合ダイオードＤ、Ｄ／を２領置列接
続するとＨ側のノイズマージンが必要以上に高くなる（
Ｌ側のマージンα３ｖに対しＨｌｌのマージンα８ｖ）
ばかシでなく、これらのダイオードＤ 、 Ｄ’は同一
アイソレージ冒ン内に作ることはできないので集積度を
低下させる欠点がある・ 本発明はシ箇ットキーバリアダイオード（以下８ＢＤと
略記する）を活用して上記各欠点を解決しようとするも
ので、その特徴とするところは、エミッタを入力端とし
コレクタ出力が第２のトランジスタのベース電流を制御
する第１のトランジスタと、出力端となるコレクタが抵
抗を通して電源に接続され、エミッタは接地された該第
２のトランジスタを有する論理回路において、該第２の
トランジスタのコレクタとエミッタとの間にり璽ットキ
ーパリアダイオードとｐｍ接合ダイオードとの直列回路
を接続してなる点にある。以下、図示の実施例を参照し
ながらこれを詳細に説明する。
′を接続したものであるから、ｖｏＨはｔ５ｖ程ＫＫク
ランプされ、上述したノイズマージンの問題も生じない
。しかし、Ｐａｌ接合ダイオードＤ、Ｄ／を２領置列接
続するとＨ側のノイズマージンが必要以上に高くなる（
Ｌ側のマージンα３ｖに対しＨｌｌのマージンα８ｖ）
ばかシでなく、これらのダイオードＤ 、 Ｄ’は同一
アイソレージ冒ン内に作ることはできないので集積度を
低下させる欠点がある・ 本発明はシ箇ットキーバリアダイオード（以下８ＢＤと
略記する）を活用して上記各欠点を解決しようとするも
ので、その特徴とするところは、エミッタを入力端とし
コレクタ出力が第２のトランジスタのベース電流を制御
する第１のトランジスタと、出力端となるコレクタが抵
抗を通して電源に接続され、エミッタは接地された該第
２のトランジスタを有する論理回路において、該第２の
トランジスタのコレクタとエミッタとの間にり璽ットキ
ーパリアダイオードとｐｍ接合ダイオードとの直列回路
を接続してなる点にある。以下、図示の実施例を参照し
ながらこれを詳細に説明する。
第４図は本発明の一実施例を示す回路図で、８ＢＤで通
常のＰｍ接合ダイオードとの直列回路をトランジスタｑ
、のコレクタ、エミッタ間に並列に接続した点が第１図
〜第３図と異なる。本例の回路の−はトランジスタＱ、
のオン時のＶＣＩであるから前記各側と同様ＫＯ，４Ｖ
程度である。これに対しＶｏｌｌは８ＢＤの順方向電圧
０．４Ｖ程度とダイオードＤの順方向電圧Ｑ、７ｖ程度
との和であるから１１〜ｔ２Ｖ程度忙なる。一方、入力
ＩＮから見たｖｔｈは、トランジスタＱ１のベース、エ
ミッタ間の順方向電圧ｖｍｘとベース、コレクタ間の順
方向電圧（Ｖｉｃ： Ｖｌ鵞とする）が相殺されて、ト
ランジスタＱｔのＶｗ １段分とな）、これが０．７Ｖ
９度であるからはｙ出力振幅の中間値である。
常のＰｍ接合ダイオードとの直列回路をトランジスタｑ
、のコレクタ、エミッタ間に並列に接続した点が第１図
〜第３図と異なる。本例の回路の−はトランジスタＱ、
のオン時のＶＣＩであるから前記各側と同様ＫＯ，４Ｖ
程度である。これに対しＶｏｌｌは８ＢＤの順方向電圧
０．４Ｖ程度とダイオードＤの順方向電圧Ｑ、７ｖ程度
との和であるから１１〜ｔ２Ｖ程度忙なる。一方、入力
ＩＮから見たｖｔｈは、トランジスタＱ１のベース、エ
ミッタ間の順方向電圧ｖｍｘとベース、コレクタ間の順
方向電圧（Ｖｉｃ： Ｖｌ鵞とする）が相殺されて、ト
ランジスタＱｔのＶｗ １段分とな）、これが０．７Ｖ
９度であるからはｙ出力振幅の中間値である。
このことは第４図の回路を縦続接続したとき、前段の出
力振幅が次段のＶｔｈ ｊｃ対し上下均等な幅を示すの
で合理的な駆動でｊｈシ、Ｈ，Ｌ共に同様のノイズマー
ジンが確保されることも意味する。
力振幅が次段のＶｔｈ ｊｃ対し上下均等な幅を示すの
で合理的な駆動でｊｈシ、Ｈ，Ｌ共に同様のノイズマー
ジンが確保されることも意味する。
また抵抗を使わないので各段の出力インピーダンスが低
く、ノイズに強い。即ち、低インピーダンスの分だけ同
じパワーのノイズが乗ったときに電圧振幅が大きくなら
ないため、高入力インピーダンス回路で電圧伝送をする
ロジックではノイズマー・ジンが増大する。さら１Ｉｃ
１ｊＢＤを用い九ので第ｓｍｏ場合よりハターン的に有
利である。これを第５図で説明する。同図において、１
は周囲が分離（アイソレージ百ン）されたｌ型のエピタ
キシャル成長層で、該層表面にアルミニ６ム等の金属層
２をシｍｙトキー接触させることで８ＢＤが形成させる
。このＳＢＤは当然のことながら金属層２がアノードで
鳳型層１がカソードである。３はｎｐｎ ）ランジスタ
のベース（２）形成用のｐ型不純物拡散領域であるが、
こむではｐｍ接合ダイオードＤのアノードに用いる。そ
して、２厘領域３に拡散された１１１１領域４はトラン
ジスタではエミッタ（６）であるが、これがダイオード
Ｄのカソードとなる。このダイオードＤｔｊコレクタＣ
とベースＢを短絡したトランジスタで形成され、とのＣ
，ｌシ曹−トと、接合ダイオードＤとシ璽ットキーパリ
アダイオードＳＢＤとの接続を兼ねてアルミニウム層６
が図示のように領域３０Ｂ部分、およびコレクタコンタ
クト部Ｃに跨ってオーミックに付着される。こうして第
４図の回路と等価なＳＢＤとダイオードＤの直列回路が
１フイソレーシ冒ンで形成される。そして、この金属層
２がトランジスタＱ、のコレクタに１またｎ型領域４が
トランジスタＱ、のエミッタに接続されるが、ここでは
その部分は省略されてい・る、尚、第４図でトランジス
タＱ、はマルチエミッタとしてもよく、同様の効果が期
待できる。
く、ノイズに強い。即ち、低インピーダンスの分だけ同
じパワーのノイズが乗ったときに電圧振幅が大きくなら
ないため、高入力インピーダンス回路で電圧伝送をする
ロジックではノイズマー・ジンが増大する。さら１Ｉｃ
１ｊＢＤを用い九ので第ｓｍｏ場合よりハターン的に有
利である。これを第５図で説明する。同図において、１
は周囲が分離（アイソレージ百ン）されたｌ型のエピタ
キシャル成長層で、該層表面にアルミニ６ム等の金属層
２をシｍｙトキー接触させることで８ＢＤが形成させる
。このＳＢＤは当然のことながら金属層２がアノードで
鳳型層１がカソードである。３はｎｐｎ ）ランジスタ
のベース（２）形成用のｐ型不純物拡散領域であるが、
こむではｐｍ接合ダイオードＤのアノードに用いる。そ
して、２厘領域３に拡散された１１１１領域４はトラン
ジスタではエミッタ（６）であるが、これがダイオード
Ｄのカソードとなる。このダイオードＤｔｊコレクタＣ
とベースＢを短絡したトランジスタで形成され、とのＣ
，ｌシ曹−トと、接合ダイオードＤとシ璽ットキーパリ
アダイオードＳＢＤとの接続を兼ねてアルミニウム層６
が図示のように領域３０Ｂ部分、およびコレクタコンタ
クト部Ｃに跨ってオーミックに付着される。こうして第
４図の回路と等価なＳＢＤとダイオードＤの直列回路が
１フイソレーシ冒ンで形成される。そして、この金属層
２がトランジスタＱ、のコレクタに１またｎ型領域４が
トランジスタＱ、のエミッタに接続されるが、ここでは
その部分は省略されてい・る、尚、第４図でトランジス
タＱ、はマルチエミッタとしてもよく、同様の効果が期
待できる。
以上述べたように本発明によれば、ノイズマージンを上
下均等にとることができ、しかも製造が容易で高集積化
が図れる高速ＴＴＩ、論理回路を提供できる。
下均等にとることができ、しかも製造が容易で高集積化
が図れる高速ＴＴＩ、論理回路を提供できる。
第１図〜第３図は従来の論理回路の異なる例を示す回路
図、第４図は本発明の一実施例を示す回路図、第５図は
そのクランプ回路部分の平面パターン図である。 図中、Ｑｔ 、Ｃｂは第１およびｔｓ２のトランジスタ
、Ｒ１，Ｒ，は抵抗、ＳＢＤはシ璽ットキーバリアダイ
オード、Ｄはｐｍ接合ダイオードである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図
図、第４図は本発明の一実施例を示す回路図、第５図は
そのクランプ回路部分の平面パターン図である。 図中、Ｑｔ 、Ｃｂは第１およびｔｓ２のトランジスタ
、Ｒ１，Ｒ，は抵抗、ＳＢＤはシ璽ットキーバリアダイ
オード、Ｄはｐｍ接合ダイオードである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図
Claims (1)
- エミッタを入力端としコレクタ出力が第２のトランジス
タのベース電流を制御する第１のトランジスタと、出力
端となるコレクタが抵抗を通して電源に接続され、エミ
ッタは接地された該第２のトランジスタを有する論理回
路において、該第２のトランジスタのコレクタとエミッ
タとの関にシ冒ットキーバリアダイオードとｐ１接合ダ
イオードとの直列回路を接続してなることを特徴とする
論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129154A JPS5830234A (ja) | 1981-08-18 | 1981-08-18 | 論理回路 |
| EP82304367A EP0080254A3 (en) | 1981-08-18 | 1982-08-18 | Transistor-transistor logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129154A JPS5830234A (ja) | 1981-08-18 | 1981-08-18 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830234A true JPS5830234A (ja) | 1983-02-22 |
Family
ID=15002472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129154A Pending JPS5830234A (ja) | 1981-08-18 | 1981-08-18 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0080254A3 (ja) |
| JP (1) | JPS5830234A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148779U (ja) * | 1984-03-14 | 1985-10-02 | 株式会社東芝 | エスカレ−タの移動手摺用ガイド |
| JPH0210380U (ja) * | 1988-06-30 | 1990-01-23 | ||
| CN101930976A (zh) * | 2009-06-19 | 2010-12-29 | 三洋电机株式会社 | 半导体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8300843A (nl) * | 1983-03-09 | 1984-10-01 | Philips Nv | Geintegreerde logische schakeling. |
| IT1185258B (it) * | 1985-07-16 | 1987-11-04 | Sgs Microelettronica Spa | Elemento di pilotaggio per carichi induttivi |
| US6368356B1 (en) | 1996-07-11 | 2002-04-09 | Scimed Life Systems, Inc. | Medical devices comprising hydrogel polymers having improved mechanical properties |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137246A (en) * | 1976-05-12 | 1977-11-16 | Fujitsu Ltd | Transistor transistor logic circuit |
| JPS55143840A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Logical operation circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3742250A (en) * | 1971-04-07 | 1973-06-26 | Signetics Corp | Active region logic circuit |
| US4015147A (en) * | 1974-06-26 | 1977-03-29 | International Business Machines Corporation | Low power transmission line terminator |
| JPS5799037A (en) * | 1980-12-11 | 1982-06-19 | Fujitsu Ltd | Logical circuit |
-
1981
- 1981-08-18 JP JP56129154A patent/JPS5830234A/ja active Pending
-
1982
- 1982-08-18 EP EP82304367A patent/EP0080254A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137246A (en) * | 1976-05-12 | 1977-11-16 | Fujitsu Ltd | Transistor transistor logic circuit |
| JPS55143840A (en) * | 1979-04-26 | 1980-11-10 | Nec Corp | Logical operation circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60148779U (ja) * | 1984-03-14 | 1985-10-02 | 株式会社東芝 | エスカレ−タの移動手摺用ガイド |
| JPH0210380U (ja) * | 1988-06-30 | 1990-01-23 | ||
| CN101930976A (zh) * | 2009-06-19 | 2010-12-29 | 三洋电机株式会社 | 半导体装置 |
| JP2011003760A (ja) * | 2009-06-19 | 2011-01-06 | Sanyo Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0080254A3 (en) | 1984-05-23 |
| EP0080254A2 (en) | 1983-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3676713A (en) | Saturation control scheme for ttl circuit | |
| US4808850A (en) | Composite circuit of bipolar transistors and field effect transistors | |
| US3482111A (en) | High speed logical circuit | |
| US4015147A (en) | Low power transmission line terminator | |
| US4156246A (en) | Combined ohmic and Schottky output transistors for logic circuit | |
| GB1598899A (en) | Logic circuits | |
| JPS5830234A (ja) | 論理回路 | |
| US3693032A (en) | Antisaturation technique for ttl circuits | |
| US4037115A (en) | Bipolar switching transistor using a Schottky diode clamp | |
| CA1089034A (en) | Current switch circuit having an active load | |
| US4507575A (en) | NAND Logic gate circuit having improved response time | |
| JPS622487B2 (ja) | ||
| JPS586416B2 (ja) | ヒステリシス特性を有する限界回路 | |
| JPH0633715Y2 (ja) | トランジスタ−トランジスタ論理回路 | |
| JPS60157330A (ja) | 電圧制限回路 | |
| US4075508A (en) | I2 L injector current source | |
| JPS6010815A (ja) | 論理回路 | |
| US3970866A (en) | Logic gate circuits | |
| GB1572059A (en) | Integrated circuit including transistor/current injector combinations | |
| GB1560355A (en) | Transistor-transistor-logic circuit | |
| US4471239A (en) | TTL Fundamental logic circuit | |
| US4139781A (en) | Logic gate circuits | |
| US4119997A (en) | DOT-AND logic gate device including multiemitter transistor | |
| EP0161015A1 (en) | Input circuit for producing discharge path to enhance operation | |
| US3411052A (en) | Logical circuit arrangement having a constant current gain for controlled operation i saturation |