JPS622487B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積論理回路に関し、より具体的には
シヨツトキ・トランジスタ論理回路と呼ばれるシ
ヨツトキ障壁ダイオード及びトランジスタを用い
た集積論理回路に関する。

IBMテクニカル・デイスクロージヤ・ブリテン
（以下IBM TDBと略す）のVol.19、No.９（1977年
２月）の第3373頁乃至第3374頁、同じくVol.19、
No.９の第3431頁乃至第3432頁、同じくVol.20、No.
１（1977年６月）の第182頁乃至第183頁、同じく
Vol.20、No.２（1977年７月）の第613頁乃至第614
頁、IEEE International Solid−State Circuits
Conference、1975年の第168頁乃至第169頁、及
びElectronics誌、1975年７月の第86頁乃至第89
頁にはシヨツトキ・トランジスタ論理回路STL
の一般的技術及びその利点が記載されている。
STL回路は、トランジスタのコレクタ領域に複
数個のシヨツトキ・ダイオードを形成することに
よつて多くのフアン・アウトをとることができる
ので高密度集積回路構造に製造するのに適してい
る。0.1アンペアで280ミリボルトのオーダーの順
方向電圧降下の小さいシヨツトキ障壁ダイオード
SBDを製造することができるようになつてきたの
で、高速度と低電力消費との所望の組合せを得る
ことができる。

STL構造の中に２つのセルを有する代表的な
従来技術の回路を第１図に示す。入力端子INに
おける入力信号に応じてトランジスタＴ１のベー
スから電流が除かれるか又はベース駆動抵抗器
RB１を介して電源＋Ｖにより電流駆動される。
Ｔ１のコレクタは複数個のSBDの１つを介して後
段の入力点Ｙに影響を及ぼす。トランジスタＴ１
がオンで節点Ｘが低電位レベルであることによつ
て電流が除かれているとき以外は、ベース駆動抵
抗器RB２によつてトランジスタＴ２のベースが
駆動される。節点Ｘが低電位レベルのときはＴ２
はオフ状態に維持され節点Ｚが高レベルに保たれ
るので、出力端子１−５はその後段の入力に電流
を流さない。

集積回路チツプ上で節点Ｘ及びＹが離れており
12オーム乃至120オーム又はこれ以上のメタラジ
イ抵抗が生じる時、従来技術では解決されない問
題が生じる。この抵抗値は、通常2000−8000オー
ムのオーダーである抵抗器RB１及びRB２の駆動
抵抗の値と比べるとき重要である。トランジスタ
Ｔ１がオンである場合、節点Ｙと節地電位との間
の電圧降下は、シヨツトキ障壁ダイオードの電圧
降下及びトランジスタＴ１の電圧降下ばかりでな
く、配線抵抗を考慮に入れなければならない。こ
れらの３つの要素が節点Ｙのベース駆動抵抗器
RB２と共に電圧分圧器を形成する。その結果、
節点Ｙのような受取り節点の低レベルが比較的高
くなり全体的回路網の耐雑音性が低下する。

従つて、本発明の目的は大抵抗相互接続の悪影
響を解消することにある。

本発明のもう１つの目的はシヨツトキ・トラン
ジスタ論理回路を組込んだ改善された集積論理回
路を提供することにある。

さらに本発明の目的は高性能、低電力消費、及
び高耐雑音性を備えた非常に高密度の集積論理回
路を提供することにある。

本発明によると、シヨツトキ・トランジスタ論
理回路STLにおける高抵抗メタラジイの悪影響
は、前段回路が後段トランジスタのベースに対す
る電流駆動を提供する回路設計によつて解決され
る。これによつて、後段回路のベースにおける不
所望の電圧分割効果を避けることができる。

簡単に述べると、各論理セルは複数個の直列接
続の抵抗器及び互いに並列接続でトランジスタに
対しては直列接続されたシヨツトキ障壁ダイオー
ドを含んでいる。このトランジスタのコレクタ領
域はこれらのシヨツトキ障壁ダイオードに接続さ
れており、ベース領域は第１入力端子に接続され
ている。トランジスタのエミツタ領域は第１の電
位源に接続されており、複数個の抵抗器は第２の
電位源に接続されている。各セルの出力は複数個
の抵抗器とダイオードとの間の点のそれぞれから
とられる。これらの直列接続の抵抗器はトランジ
スタがオフの時次の段のトランジスタのベースに
対する電流駆動を提供する。この電流路において
は、配線抵抗は第２の電位源と後段トランジスタ
のベースとの間のベース駆動抵抗と直列であるか
ら無視できるようになる。これに対して、前段の
トランジスタがオンで後段のトランジスタのベー
スから電流が除かれる時、ベース駆動抵抗器は後
段トランジスタのベースにおいて電圧分割器を形
成しない。

次に図面を参照して本発明の実施例を説明す
る。本発明の実施例を示す第２図は３つのセルを
含んでいる。第１のセルはNPNトランジスタＴ
１０を備えている。エミツタｅ領域が第１の電位
−Ｖに接続され、ベースｂ領域が第１入力端子Ｄ
に、コレクタｃ領域が負荷抵抗Ｒ１０によつてオ
ーミツク・コレクタ接点Ａを介して第２の電位
（接地）に接続されている。トランジスタＴ１０
のベース、コレクタ間には順方向電圧降下に大き
いシヨツトキ障壁ダイオードＤ１０がトランジス
タＴ１０の飽和を防止するために接続されてい
る。抵抗器Ｒ１１及びシヨツトキ障壁ダイオード
Ｄ１１は接地電位とトランジスタＴ１０のコレク
タとの間で互いに直列且つ負荷抵抗器Ｒ１０に対
して並列に接続されている。Ｒ１１とＤ１１との
間の点がこの第１セルの第１出力点Ｅとなる。こ
の例ではフアン・アウトを５としているので抵抗
器Ｒ１２，Ｒ１３，Ｒ１４、及びＲ１５がシヨツ
トキ・ダイオードＤ１２，Ｄ１３，Ｄ１４、及び
Ｄ１５とそれぞれ直列に接続されている。そして
これらの間の点が出力端子Ｆ，Ｇ，Ｈ、及び節点
Ｊとなる。

上述したのと同様の第２のセルが第１のセルと
電気的に並列に接続されている。第２セルのトラ
ンジスタＴ２０は第２入力端子D′から入力を受
取る。Ｔ２０のコレクタ、ベース間のクランプが
シヨツトキ障壁ダイオードＤ２０によつてなされ
る。第２セルの構成はシヨツトキ障壁ダイオード
Ｄ２５と抵抗器Ｒ２５とが接続されていないこと
を除いて第１セルの構成と同様である。Ｒ２５及
びＤ２５が端子Ｋ及びK′で選択的に断たれてい
ることも本発明の特徴の１つである。この構造で
はＤ２５及びＤ１５が抵抗器Ｒ１５に共通に接続
される。Ｒ１５及びＲ２５の抵抗値は同じなので
Ｒ２５の代りにＲ１５を断つてもよい。同様にし
て出力端子Ｅ−Ｈ及びE′−H′のすべては関連す
る抵抗器の１つが断たれていてもよい。

集積密度を上げることだけを考えれば、不必要
な抵抗器（例えばＲ２５）は集積回路チツプ中に
形成されるべきではないが、それではSTL回路
をセルとして用いる集積回路の設計の融通性が失
われてしまう。第２図に示されているように、各
シヨツトキ障壁ダイオードの出力端子側に抵抗器
を設けておけば、STL回路の任意の相互接続が
可能になり、回路設計の融通性が増す。

以上に２つの前段のセルから節点Ｊへのコレク
タ点フアン・アウトを説明した。抵抗器Ｒ１５に
よつて示すもの以外のすべてのものについて抵抗
器とダイオードとの間の接続が断たれている限り
同様にして付加的なフアン・インが可能である。
以上に説明した２つのセルを前段セルと呼ぶこと
にする。勿論この呼び方は相対的なもので端子Ｄ
及びD′にその出力が接続されているセルに対し
てはこの２つのセルは後段セルとなる。これらの
２つのセルは後段セルと呼ぶことにする第２図の
第３のセルとの関係で前段セルと呼ばれる。この
２つの前段セルは集積回路チツプ上で互いに非常
に接近して配置されているが、後段セルはRLで
示す有限抵抗を有する配線によつて離れた最所か
ら接続されていてもよい。この配線の遠い方の端
を節点Ｌで表わす。

後段セルは前述した前段セルと構造上同様であ
り、トランジスタＴ３０を含んでいる。そのエミ
ツタ領域ｅはＴ１０及びＴ２０のエミツタと同じ
く第１電位−Ｖに接続されている。Ｔ３０のベー
スｂは入力節点Ｌに接続され、コレクタｃは負荷
抵抗器Ｒ３０及びオーミツク・コレクタ接点Ｃを
介して接地電位に接続されている。

トランジスタＴ３０の飽和防止用クランプはシ
ヨツトキ障壁ダイオードＤ３０によつてなされ
る。Ｔ３０のコレクタと大地間にＲ３０と並列に
シヨツトキ障壁ダイオードＤ３１及び抵抗器Ｒ３
１が直列に接続されている。Ｒ３１とＤ３１の間
の点が次のセルに対する出力端子Ｍとなる。同様
にＲ３２及びＤ３２，Ｒ３３及びＤ３３，Ｒ３４
及びＤ３４、並びにＲ３５及びＤ３５が抵抗器／
シヨツトキ障壁ダイオード対として直列に接続さ
れている。これらの直列路の間に出力端子Ｎ，
Ｏ，Ｐ、及びＱがある。ここでも説明上フアン・
アウトの数は５としている。回路動作を損うこと
なく大きなフアン・アウト及び大きなフアン・イ
ンをとることができる。

シヨツトキ障壁ダイオードＤ１０，Ｄ２０、及
びＤ３０は0.1ミリアンペアで600ミリボルトのオ
ーダーの大きな順方向電圧降下を有する普通の設
計のものである。これによつてNPNトランジス
タＴ１０，Ｔ２０、及びＴ３０に対する適当なベ
ース、コレクタ間の飽和防止クランプが得られ
る。

一方、第２図の残りのダイオードは順方向電圧
降下の小さいシヨツトキ障壁ダイオードであり、
0.1ミリアンペアで280ミリボルトのオーダーの順
方向電圧降下を呈するものがよい。コレクタに共
通接続された低順方向電圧降下SBDはシヨツト
キ・トランジスタ論理回路の１つの特徴である。
コレクタ負荷抵抗Ｒ１０，Ｒ２０，及びＲ３０は
代表的にはベース駆動抵抗器と同様の抵抗を有し
2000−8000オームのオーダーである。ベース駆動
抵抗器Ｒ１１−Ｒ１５及びＲ２１−Ｒ２５は次の
後段におけるトランジスタＴ３０（又はこれに対
応するもの）に対するベース駆動を提供する。同
様にベース駆動抵抗器Ｒ３１−Ｒ３５は次の後段
に対するベース駆動を提供する。配線抵抗RLは
前段セルと後段セルとの間の距離、線の抵抗率そ
の他の多くの要素によつて大きく変る。本発明の
特徴の１つは、配線抵抗RLの変化及び大きな値
に比較的不感性であり、大規模集積回路の設計に
必要とされる融通性があるということである。図
の例ではＴ３０に対するベース駆動は抵抗器Ｒ１
５からくる。フアン・インが多数の場合にはＴ３
０（又はこれに対応するもの）に対して正しい量
のベース駆動を提供するために前段のベース駆動
抵抗器のうちの１つだけが接続されていることは
既に述べたとおりである。前述の例の値では−Ｖ
は−1.5ボルトのオーダーである。

次に第３Ａ図は、集積回路チツプの一部分を表
わす。特に第２図に示した２つの前段セルの配列
が示されている。図の左側にトランジスタＴ１０
が示されており、Ｎ型エピタキシヤル・シリコン
から形成された長いコレクタ領域ｃを備えてい
る。順方向電圧降下の小さいシヨツトキ障壁ダイ
オードＤ１１−Ｄ１５がこのコレクタ領域に形成
されている。コレクタ領域中はＰ型ベースｂ及び
抵抗器Ｒ１０用のオーミツク・コレクタ接点も形
成されている。抵抗器Ｒ１０及び抵抗器Ｒ１１−
Ｒ１５は周知の標準的なＰ型抵抗器としてＰ型拡
散又はイオン打込みによつて形成される。これら
の抵抗器Ｒ１０−Ｒ１５の上端は第１レベルの金
属で形成された接地母線に接続されている。第１
レベルの金属はシヨツトキ障壁ダイオードＤ１１
−Ｄ１５から下方向に次のセルへと伸びており、
端子Ｅ，Ｆ，Ｇ、及びＨが第２図に対応して示さ
れている。第１レベルの金属は端子Ｄからトラン
ジスタＴ１０のベースに入力を提供する。エミツ
タｅはベース領域にＮ＋型ドーパントを導入する
ことによつて形成されている。酸化の後にエミツ
タに−Ｖ電位の線を接続するために接続孔を形成
する。−Ｖ電位の線は第２レベルの金属によつて
形成される。ベース接点及び順方向電圧降下の大
きいSBD Ｄ１０は部分的にコレクタ領域上にあ
り部分的にＴ１０のベース領域上にある。

図の右側に第１の前段セルに類似した第２の前
段セルが示されている。トランジスタＴ２０は順
方向電圧降下の小さいシヨツトキ障壁ダイオード
Ｔ２１−Ｔ２５を含む長いコレクタ領域ｃを有す
る。低順方向電圧降下のSBDと接地電位母線との
間にＰ型抵抗器Ｒ２１−Ｒ２５が並列に配置され
ている。この点で相違が明らかになつてくる。特
に、SBD Ｄ２５に延びる金属領域は端子Ｋ及び
K′で不連続となつている。第１レベルの配線段
階でダイオードＤ２５にだけ配線を施し抵抗器接
点Ｋへの全通路には配線しないことによつて第２
図の回路構造が得られる。ダイオードＤ１５及び
Ｄ２５は配線形成共通節点Ｊによつて共に接続さ
れる。配線は次いで後段のセルの入力節点Ｌに延
びる。大規模集積回路チツプ上では配線が直線ば
かりでなく曲りくねつている時は特に端子Ｌ及び
節点Ｊ間の距離は遠い。端子Ｌ及び節点Ｊ間の距
離を制限しなければならないならば深刻な配線及
び配置の問題を生じる。前述したように本発明の
回路は避けることのできない抵抗RLによる不利
益を解消することによつて配置の融通性を達成す
る。

第３Ａ図の第１の前段セルの場合と同様に第２
の前段セルはトランジスタＴ２０のベース領域ｂ
を含んでいる。コレクタ接点ＢによりＲ２０がＴ
２０のコレクタと接地母線との間に接続される。
第２レベルの配線によつて−Ｖ電位がＤ２０のエ
ミツタに接続される。高順方向電圧降下のシヨツ
トキ障壁ダイオードＤ２０はベース領域及びコレ
クタ領域の一部分と重なり入力端子D′を形成す
る第１レベル金属の接点に接続する。抵抗器Ｒ１
０−Ｒ１５及びＲ２０−Ｒ２５は所望により2000
乃至8000オームの値を有する標準的なＰ型抵抗器
である。

第３Ｂ図は第３Ａ図の切断線３Ｂに沿つた断面
を示す図である。Ｎ＋型サブコレクタを中に有す
るＰ−型基板上にＮ−型エピタキシヤル層が形成
されている。島領域は任意の技術によつて分離す
ることができる。図の構造は埋設酸化物分離
（ROI）装置であり埋設酸化物の下に存在するＰ
＋型分離領域により完全な分離がなされる。Ｎ＋
型サブコレクタが既知の態様で形成されＮ＋型拡
散領域が抵抗器Ｒ２０のためのオーミツク・コレ
クタ接点Ｂのためにサブコレクタに延びる。タン
タル−クロム、又はチタニウム−タングステンの
ような金属によつてシヨツトキ障壁ダイオードＤ
２１，Ｄ２２，Ｄ２３，Ｄ２４及びＤ２５がＮ−
エピタキシヤル領域上に直接形成される。Ｐ型ベ
ースがＮ型エピタキシヤル層に形成され、Ｎ＋型
エミツタがＰ型ベース領域中に形成される。高順
方向電圧降下シヨツトキ・ダイオードＤ２０はＮ
型エピタキシヤル層中に形成されベース接点を形
成するためＰ−型ベース領域上に延びる。

集積回路及び半導体装置の分野の技術者は種々
の製造技術によつて本発明に実施例の構造を製造
することができることを認識するであろう。強調
しておきたいことは、第２図の回路が比較的簡単
に形成されることである。端子K′における第１
レベルの配線の短絡はなんらの欠点をも生じな
い。後段の入力端子Ｌには正しいベース駆動が供
給される。

第２図の回路はSTL回路として知られている
ものと同様の論理機能を提供するよう接続されて
いる。この回路の利用は従来技術と異なるもので
はなく、むしろ相互接続配線の抵抗が大きい場合
でも雑音に感応することがなく、また電力／性能
が改善されるなどの利点を有する。節点Ｄ又は節
点D′の入力が高レベルにある時、節点Ｊは低レ
ベルとなつてトランジスタＴ３０をターン・オフ
する。これによつて端子Ｍ，Ｎ，Ｏ，Ｐ、及びＱ
が高レベルになる。逆にＤ及びD′の両方が低レ
ベルにある時、節点Ｊが高レベルとなりＴ３０を
ターン・オンする。これによつて端子Ｍ，Ｎ，
Ｏ、Ｐ、及びＱが低レベルになる。こうして第２
図の全回路はOR論理回路の機能を提供する。

一方、NOR機能が望まれるならば、端子Ｄ及
びD′における論理入力は節点ＪにNOR回路出力
を提供する。このようにＤ又はD′の入力のいず
れかが高レベルにある時、節点Ｊは低レベルにな
る。端子Ｄ及びD′のすべては節点Ｊで高レベル
を提供しNOR機能を提供するために低レベルで
なければならない。

以上に説明した改良はシヨツトキ・トランジス
タ論理回路に関するものであり、ここに開示した
概念を任意所望の論理構造に組込むことができる
ことは勿論である。

【図面の簡単な説明】

第１図は従来技術の論理回路を示す図、第２図
は本発明の一実施例である論理回路を示す図、第
３Ａ図は第２図の回路を形成した集積回路構造の
部分的平面図、第３Ｂ図は第３Ａ図の一部分の断
面図である。 Ｔ１０……第１トランジスタ、Ｄ１１−Ｄ１５
……ダイオード、Ｒ１１−Ｒ１５……抵抗器、Ｔ
２０……第２トランジスタ、Ｄ２１−Ｄ２５……
ダイオード、Ｒ２１−Ｒ２５……抵抗器、Ｔ３０
……第３トランジスタ、Ｄ３１−Ｄ３５……ダイ
オード、Ｒ３１−Ｒ３５……抵抗器、Ｊ……中間
節点。

Claims (1)

1. 【特許請求の範囲】 １ ベースが入力端子に接続され且つエミツタが
   第１電源に接続されたトランジスタのコレクタ側
   から、順方向電圧降下の小さい複数の並列接続さ
   れたシヨツトキ障壁ダイオード（以下SBDと云
   う）を介して複数のフアン・アウトがとられるシ
   ヨツトキ・トランジスタ論理回路（以下STL回
   路と云う）を用いた集積回路にして、 各STL回路に含まれる複数のSBDの出力端子
   と第２電源との間に後段駆動用の直列抵抗を各々
   接続しておき、２以上のSTL回路において選択
   された出力端子を共通接続して配線路を介して後
   段のSTL回路の入力端子に接続する場合には前
   記２以上のSTL回路のうち選択された１つの
   STL回路以外のSTL回路においては前記選択さ
   れた出力端子と該出力端子に対応する直列抵抗と
   の接続が断たれていることを特徴とする集積回
   路。