JPS5831213Y2 - メモリバツクアツプ回路 - Google Patents
メモリバツクアツプ回路Info
- Publication number
- JPS5831213Y2 JPS5831213Y2 JP18412780U JP18412780U JPS5831213Y2 JP S5831213 Y2 JPS5831213 Y2 JP S5831213Y2 JP 18412780 U JP18412780 U JP 18412780U JP 18412780 U JP18412780 U JP 18412780U JP S5831213 Y2 JPS5831213 Y2 JP S5831213Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- transistor
- circuit
- power supply
- supply circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 241000238413 Octopus Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Power Sources (AREA)
Description
【考案の詳細な説明】
本考案は入力電圧が低下したときにバッテリによりメモ
リ部を記憶保持する回路に関し、このときメモリ以外の
回路へは補助電源の供給を停止するものである。
リ部を記憶保持する回路に関し、このときメモリ以外の
回路へは補助電源の供給を停止するものである。
従来のメモリバックアップ回路を第１図に示す。
同図に於いて、７は電源トランス、８は整流回路、９は
平滑コンデンサ、１は入力電圧Ｖｉより低く且つ安定化
された出力電圧Ｖ。
平滑コンデンサ、１は入力電圧Ｖｉより低く且つ安定化
された出力電圧Ｖ。
を供給する安定化電源回路、２は制御部、３はメモリ、
６はバッテリである。
６はバッテリである。
自動販売機の場合、制御部２は投入金額演算・釣銭演算
・販売可否判定等の演算制御を行い、メモリ３は制御部
２による演算結果を記憶する。
・販売可否判定等の演算制御を行い、メモリ３は制御部
２による演算結果を記憶する。
上記回路で停電或いは電圧変動により電源電圧が下降す
るとダイオード１０が導通してバッテリ６より補助電源
がメモリ３に供給されてバックアップされる。
るとダイオード１０が導通してバッテリ６より補助電源
がメモリ３に供給されてバックアップされる。
ところがこの回路ではメモリ３以外の制御部２及び安定
化電源回路１にも補助電源が供給されバッテリの消耗が
激しくなる。
化電源回路１にも補助電源が供給されバッテリの消耗が
激しくなる。
これを改良するには第２図に示すごとく制御部２とメモ
リ３の間にダイオード１１を接続する方法が考えられる
が、ダイオードの順方向立上電圧Ｖｆは０．７〜０，９
■あるためにメモリ３と他の■・Ｃ回路とのインターフ
ェイスに問題があり、特にＣ−ＭＯ３ＩＣでは顕著とな
ってくる。
リ３の間にダイオード１１を接続する方法が考えられる
が、ダイオードの順方向立上電圧Ｖｆは０．７〜０，９
■あるためにメモリ３と他の■・Ｃ回路とのインターフ
ェイスに問題があり、特にＣ−ＭＯ３ＩＣでは顕著とな
ってくる。
またメモリ３はダイオードを通し安定化電源回路１と接
続されるためにメモリ３の電圧は非常に不安定となる欠
点がある。
続されるためにメモリ３の電圧は非常に不安定となる欠
点がある。
第３図は本考案に依るメモリバックアップ回路の実施例
を示す。
を示す。
同図に於いて、５はＮＰＮ）ランジスタでコレクタに安
定化出力電圧Ｖ。
定化出力電圧Ｖ。
が供給され、エミッタをメモリ３とダイオード１０に接
続している。
続している。
４はツェナーダイオードでアノードを抵抗１１を通して
トランジスタ５０ベースに接続し、昔たこのベースはコ
レクタに接続した抵抗１２を接続している。
トランジスタ５０ベースに接続し、昔たこのベースはコ
レクタに接続した抵抗１２を接続している。
そしてツェナーダイオード４０カソードは安定化電源回
路１０入力側に接続している。
路１０入力側に接続している。
上記構成で通常の状態で入力電圧Ｖ・はツェナ−ダイオ
ード４の定電圧以上にあり、トランジスタ５はベース電
流が供給されて導通する。
ード４の定電圧以上にあり、トランジスタ５はベース電
流が供給されて導通する。
したがってメモリ３にはトランジスタ５を通して出力電
圧Ｖ。
圧Ｖ。
が供給されるが、このときトランジスタ５のコレクター
エミッタ間の飽和電圧は２０〜５゜ｍＶのためにインタ
ーフェイス上の問題は発生しない。
エミッタ間の飽和電圧は２０〜５゜ｍＶのためにインタ
ーフェイス上の問題は発生しない。
そして入力電圧ｖｉが下降すると、ツェナーダイオード
４がカットオフしてトランジスタ５が不導通となり、ダ
イオード１０が導通してメモリ３にはバッテリ６より補
助電源が供給される。
４がカットオフしてトランジスタ５が不導通となり、ダ
イオード１０が導通してメモリ３にはバッテリ６より補
助電源が供給される。
このような切換回路をたんにトランジスタだけで構成し
た場合には、入力電圧が下降するとトランジスタ５０ベ
ース・コレクタ間に！！＠方向電流７％流れ遮断される
べき制御部２及び安定化電源回路１にまでバッテリ６の
電流が流れてし１う。
た場合には、入力電圧が下降するとトランジスタ５０ベ
ース・コレクタ間に！！＠方向電流７％流れ遮断される
べき制御部２及び安定化電源回路１にまでバッテリ６の
電流が流れてし１う。
しかしながら本考案ではツェナーダイオード４により上
記の事態は防止され、しかも抵抗１２によりカットオフ
時のツェナーダイオード４のリーク電流は分流されるた
めにトランジスタ５０ベース電圧を確実に落とすことが
できる。
記の事態は防止され、しかも抵抗１２によりカットオフ
時のツェナーダイオード４のリーク電流は分流されるた
めにトランジスタ５０ベース電圧を確実に落とすことが
できる。
以上詳述した本考案に依ると、特別なインターフェイス
を用いることなく、しかも正常動作電圧以下のいかなる
入力電圧に於いても、メモリのみのバックアップが可能
となる。
を用いることなく、しかも正常動作電圧以下のいかなる
入力電圧に於いても、メモリのみのバックアップが可能
となる。
したがってバッテリの消耗を最小限に抑えることができ
るために、充電不能な一次電池を使用するさい寿命を伸
ばすことができ特に有効となる。
るために、充電不能な一次電池を使用するさい寿命を伸
ばすことができ特に有効となる。
第１図は従来のバッテリバックアップ回路を利用した回
路図、第２図はダイオードを使用した例、第３図は本考
案によるバッテリバックアップ回路を示す。 １・・・・・・安定化電源回路、２・・・・・・制御部
、３・・・・・・メモリ、４・・・・・・ツェナーダイ
オード、５・・・・・・トランジスタ、６・・・・・・
バッテリ。
路図、第２図はダイオードを使用した例、第３図は本考
案によるバッテリバックアップ回路を示す。 １・・・・・・安定化電源回路、２・・・・・・制御部
、３・・・・・・メモリ、４・・・・・・ツェナーダイ
オード、５・・・・・・トランジスタ、６・・・・・・
バッテリ。
Claims (1)
- 入力重臣上り低い出力電圧を生じる安定化電源回路の出
力側に制御部及びメモリを接続した回路に於いて、前記
安定化電源回路の入力端に接続したツェナーダイオード
と、該ツェナーダイオードとベースで接続されコレクタ
を前記制御部及び前記安定化電源回路の出力側に接続し
エミッタを前記メモリに接続したトランジスタと、該ト
ランジスタのベース−コレクタ間に接続した抵抗と、前
記トランジスタのエミッタに接続したバッテリとから成
るメモリバックアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18412780U JPS5831213Y2 (ja) | 1980-12-19 | 1980-12-19 | メモリバツクアツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18412780U JPS5831213Y2 (ja) | 1980-12-19 | 1980-12-19 | メモリバツクアツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106025U JPS57106025U (ja) | 1982-06-30 |
| JPS5831213Y2 true JPS5831213Y2 (ja) | 1983-07-11 |
Family
ID=29984014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18412780U Expired JPS5831213Y2 (ja) | 1980-12-19 | 1980-12-19 | メモリバツクアツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831213Y2 (ja) |
-
1980
- 1980-12-19 JP JP18412780U patent/JPS5831213Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106025U (ja) | 1982-06-30 |
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