JPS5831453A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS5831453A JPS5831453A JP12988281A JP12988281A JPS5831453A JP S5831453 A JPS5831453 A JP S5831453A JP 12988281 A JP12988281 A JP 12988281A JP 12988281 A JP12988281 A JP 12988281A JP S5831453 A JPS5831453 A JP S5831453A
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- JP
- Japan
- Prior art keywords
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- microinstruction
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
プログラム制御装置に関する。
マイクロプログラム制御装置は、マイクロプログラムの
ステップ数を極力抑えた埴という要請からサブルーチン
機能を有しているのが一般的である。
ステップ数を極力抑えた埴という要請からサブルーチン
機能を有しているのが一般的である。
このサブルーチン機能は使用頻度の太きＩＪ＆／−テン
をナブル−チンとしておシ、メインルーチンから分岐命
令によシナブルーチンに分岐し、ナブル−チン実行後、
サブルーチン内のリターン命令によシメインルーチンに
戻る処理がなされる。 そのためサブルーチンは特定の
メインルーチンのサブルーチンとしてのみ使用が限定さ
れるため、使用頻度が高くない場合は容Ｊ！に使用でき
ないという欠点があった。
をナブル−チンとしておシ、メインルーチンから分岐命
令によシナブルーチンに分岐し、ナブル−チン実行後、
サブルーチン内のリターン命令によシメインルーチンに
戻る処理がなされる。 そのためサブルーチンは特定の
メインルーチンのサブルーチンとしてのみ使用が限定さ
れるため、使用頻度が高くない場合は容Ｊ！に使用でき
ないという欠点があった。
本発明の目的は、サブルーチンを特定のメインルーチン
として使用するのではなく、一般のマイクロプログツム
の一部をサブルーチンとして汎用的に使用できるように
したマイクロプログツム制御装置を提供することにある
。
として使用するのではなく、一般のマイクロプログツム
の一部をサブルーチンとして汎用的に使用できるように
したマイクロプログツム制御装置を提供することにある
。
前記目的を達成するために、本発明によるマイクロプロ
グラム制御装置はマイクロ命令を記憶している制御記憶
と、前記制御記憶中のマイクロ命令を読゛出すアドレス
を保持するアドレスレジスタと、前記制御記憶よシ読出
したマイクロ命令を保持するマイクロ命令レジス戸前記
マイクー命令レジスタに分岐命令のマイクロ命令が格納
されたとき、このマイクロ命令より分岐先ルーチンから
戻る戻シアドレスを与えられこれを格納する戻シアドレ
スレジスタと、前記マイクロ命令レジスタに分岐命令の
マイクロ命令が格納されたとき分岐先ルーチンへ分岐す
る前に前記アドレスレジスタよシ退避する分岐元ルーチ
ンへの戻りアドレスを格納するアドレス退避レジスタと
、分岐先ルーチンのマイクロ命令を実行する毎に前記ア
ドレスレジスタに格納されているアドレスと前記戻ｂア
ドレスレジスタに格納されているアドレスとを比較する
戻〉アドレス比較レジスタと、前記マイクロ命令レジス
タに分岐命令のマイクロ命令が格納されたとき、このマ
イクロ命令が示すアドレスを前記制御記憶の読出しアド
レスとして選択し、さらに前記戻りアドレス比較レジス
タが比較め結果一致を示す信号を出力したとき前記アド
レスレジスタのアドレスよ〕アドレス退避レジスタのア
ドレスを選択する切換回路と、前記読出しアドレスに一
定数を加え、それを前記アドレスレジスタ１保持させる
加算器とから構成される。
グラム制御装置はマイクロ命令を記憶している制御記憶
と、前記制御記憶中のマイクロ命令を読゛出すアドレス
を保持するアドレスレジスタと、前記制御記憶よシ読出
したマイクロ命令を保持するマイクロ命令レジス戸前記
マイクー命令レジスタに分岐命令のマイクロ命令が格納
されたとき、このマイクロ命令より分岐先ルーチンから
戻る戻シアドレスを与えられこれを格納する戻シアドレ
スレジスタと、前記マイクロ命令レジスタに分岐命令の
マイクロ命令が格納されたとき分岐先ルーチンへ分岐す
る前に前記アドレスレジスタよシ退避する分岐元ルーチ
ンへの戻りアドレスを格納するアドレス退避レジスタと
、分岐先ルーチンのマイクロ命令を実行する毎に前記ア
ドレスレジスタに格納されているアドレスと前記戻ｂア
ドレスレジスタに格納されているアドレスとを比較する
戻〉アドレス比較レジスタと、前記マイクロ命令レジス
タに分岐命令のマイクロ命令が格納されたとき、このマ
イクロ命令が示すアドレスを前記制御記憶の読出しアド
レスとして選択し、さらに前記戻りアドレス比較レジス
タが比較め結果一致を示す信号を出力したとき前記アド
レスレジスタのアドレスよ〕アドレス退避レジスタのア
ドレスを選択する切換回路と、前記読出しアドレスに一
定数を加え、それを前記アドレスレジスタ１保持させる
加算器とから構成される。
前記構成によれば、一般のマイクロプログラムの一部を
サブルーチンとして汎用的に使用でき、本発明の目的状
完全に達成される。
サブルーチンとして汎用的に使用でき、本発明の目的状
完全に達成される。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明の一実施例を示す図である。
図において、制御記憶１はマイク−命令を記憶している
記憶装置である。 マイクロ命令読出しアドレス−１０
で指定された番地のマイクロ命令がマイクロ命令レジス
タ２に格納され解読結果で動作が制御される。
記憶装置である。 マイクロ命令読出しアドレス−１０
で指定された番地のマイクロ命令がマイクロ命令レジス
タ２に格納され解読結果で動作が制御される。
゛ アドレスレジメ・り３ｔｉ−マイクロ命令読出
しアドレス線預のアドレスを加算器６で加算した結果を
格納するレジスタで、次に実行される制御記憶１０マイ
クロ命令アドレスを格納する。
しアドレス線預のアドレスを加算器６で加算した結果を
格納するレジスタで、次に実行される制御記憶１０マイ
クロ命令アドレスを格納する。
アドレス退避レジスタ４はサブルーチンからのＩＩ）ア
ドレスを格納するｙジスタである。
ドレスを格納するｙジスタである。
戻〉アドレス格納レジスタ７はマイクロ命令レジスタ雪
に格納されたマイクロ命令の解読結果としてサブルーチ
ン内の戻シアドレスが格納される。
に格納されたマイクロ命令の解読結果としてサブルーチ
ン内の戻シアドレスが格納される。
戻シアドレス比較レジスタ８は、前記マイクロ命令の解
読結果としてサブルーチンコール時にフリップフロップ
９がセットされることによ〉戻シアドレスレジスタ７と
実行中のマイクロ命令読出しアドレス１０との比較を行
ない、その結果一定の条件が満たされたとき切替回路５
をアドレス退避レジスタ内のアドレスを選択するように
切替える。
読結果としてサブルーチンコール時にフリップフロップ
９がセットされることによ〉戻シアドレスレジスタ７と
実行中のマイクロ命令読出しアドレス１０との比較を行
ない、その結果一定の条件が満たされたとき切替回路５
をアドレス退避レジスタ内のアドレスを選択するように
切替える。
第２図は第１図の回路動作を説明するためのマイクズブ
ミグラムの流れの一例である。
ミグラムの流れの一例である。
この例は１番地の分岐命令により第２のルーチンのｍ番
地に分岐し、第２のルーチンのｎ番地まで実行後、第１
のルーチンの１＋１番地に戻シ、第１のルーチンの処理
を継続するものである。
地に分岐し、第２のルーチンのｎ番地まで実行後、第１
のルーチンの１＋１番地に戻シ、第１のルーチンの処理
を継続するものである。
第１のルーチンの処理が１番地まで進むと、１番地のマ
イクロ命令によりフリップフロップ９をセットし、ｎ番
地のアドレスが戻りアドレスレジスタ７に格納されると
ともに、１アドレスレジスタ３に格納され九皿＋１番地
のアドレスがアドレス退避レジスタ４に格納されてマイ
クロ命令読出しアドレス線１０のアドレスＪｉｍ番地と
なシ、第２のルーチンが実行される。
イクロ命令によりフリップフロップ９をセットし、ｎ番
地のアドレスが戻りアドレスレジスタ７に格納されると
ともに、１アドレスレジスタ３に格納され九皿＋１番地
のアドレスがアドレス退避レジスタ４に格納されてマイ
クロ命令読出しアドレス線１０のアドレスＪｉｍ番地と
なシ、第２のルーチンが実行される。
第２のルーチンで社フリップフロップ９がセットされて
いるので、戻シアドレス比較レジスタ８は戻シアドレス
レジスタ７の情報１番地とマイクロ命令読出しアドレス
線１０のアドレストラ比較していく。 そしてマイクロ
命令読出しアドレス線りがｎ番地になると戻シアドレス
比較回路８の出力は１となシ、切替回路５はアドレス退
避レジスタ４を選択し、マイクロ命令読出しアドレス線
１０は１＋１番地となる。
いるので、戻シアドレス比較レジスタ８は戻シアドレス
レジスタ７の情報１番地とマイクロ命令読出しアドレス
線１０のアドレストラ比較していく。 そしてマイクロ
命令読出しアドレス線りがｎ番地になると戻シアドレス
比較回路８の出力は１となシ、切替回路５はアドレス退
避レジスタ４を選択し、マイクロ命令読出しアドレス線
１０は１＋１番地となる。
以後社第１のルーチンがこの皇＋１番地から実行される
。 なお、当然にフリップフロップ９もリセットされる
。
。 なお、当然にフリップフロップ９もリセットされる
。
本発明は以上詳しく説明したように、分岐元ルーチンへ
戻るときの戻シアドレスを格納するレジスタ、分岐先ル
ーチンから分岐元ルーチンへ戻るときのアドレス情報を
格納するレジスタおよびこのアドレス情報と分岐先ルー
チンで実行されるマイクロ命令のアドレスを実行の都度
比較していき、一致をみたときアドレス退避レジスタに
格納されている戻シアドレスを制御記憶の読出しアドレ
スとして切替回路に選択させるレジスタを設けることに
よ）、一般のマイク四プログラムの一部をサブルーチン
として汎用的に使用でき、プログラムのステップ数を減
少させることが可能となる。
戻るときの戻シアドレスを格納するレジスタ、分岐先ル
ーチンから分岐元ルーチンへ戻るときのアドレス情報を
格納するレジスタおよびこのアドレス情報と分岐先ルー
チンで実行されるマイクロ命令のアドレスを実行の都度
比較していき、一致をみたときアドレス退避レジスタに
格納されている戻シアドレスを制御記憶の読出しアドレ
スとして切替回路に選択させるレジスタを設けることに
よ）、一般のマイク四プログラムの一部をサブルーチン
として汎用的に使用でき、プログラムのステップ数を減
少させることが可能となる。
第１図は本発明によるマイクロプログラム制御装置の一
実施例を示すブロック図、第２図は本発明の詳細な説明
するためのマイクルプログラムの流れの一例を示す図で
ある。 １−制御記憶 ２−マイクロ命令レジスタ ３−・・アドレスレジスタ ４−アドレス退避レジスタ ５−・切替回路 ６−加算器 ７−戻シアドレスレジスタ ８−・戻〉アドレス比較レジスタ ９−ツリツブフロップ 。 １Ｇ−マイク―命令読出しアドレス線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才２図
実施例を示すブロック図、第２図は本発明の詳細な説明
するためのマイクルプログラムの流れの一例を示す図で
ある。 １−制御記憶 ２−マイクロ命令レジスタ ３−・・アドレスレジスタ ４−アドレス退避レジスタ ５−・切替回路 ６−加算器 ７−戻シアドレスレジスタ ８−・戻〉アドレス比較レジスタ ９−ツリツブフロップ 。 １Ｇ−マイク―命令読出しアドレス線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才２図
Claims (1)
- マイクロ命令を記憶している制御記憶と、前記制御記憶
中のマイクロ命令を読出すアドレスを保持するアドレス
レジスタと、前記制御記憶よシ読出したマイクロ命令を
保持するマイクロ命令レジスタと、前記マイクロ命令レ
ジスタに分岐命令のマイクロ命令が格納されたとき、こ
のマイクロ命令よ〕分岐先ルーチンから戻る戻シアドレ
スを与えられ、これを格納する戻多アドレスレジスタと
、前記マイクロ命令レジスタに分岐命令のマイクロ命令
が格納されたとき分岐先ルーチンへ分岐する前に前記ア
ドレスレジスタよ）退避する分岐元ルーチンへの戻）ア
ドレスを格納するアドレス退避レジスタと、分岐先ルー
チンのマイクロ命令を実行する毎に前記アドレスレジス
タに格納されているアドレスと前記戻りアドレスレジス
タに格納されているアドレスとを比較する戻シアドレス
比較レジスタと、・前記マイクロ命令レジスタに分岐命
令のマイクＶ命令が格納されたとき、とのマイクロ命令
が示すアドレスを前記制御記憶の貌出しアドレスとして
選択し、さらに前記戻シアドレス比較レジスタが比較の
結果、一致を示す信号を出力したとき、前記アドレスレ
ジスタのアドレスよ〉アドレス退避レジスタのアドレス
を選択する切換回路と、前記読出しアドレスに一定数を
加え、それを前記アドレスレジスタに保持させる加算器
とから構成されたマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12988281A JPS5831453A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12988281A JPS5831453A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831453A true JPS5831453A (ja) | 1983-02-24 |
Family
ID=15020656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12988281A Pending JPS5831453A (ja) | 1981-08-18 | 1981-08-18 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191931A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | マイクロプログラム制御装置 |
-
1981
- 1981-08-18 JP JP12988281A patent/JPS5831453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62191931A (ja) * | 1986-02-19 | 1987-08-22 | Hitachi Ltd | マイクロプログラム制御装置 |
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