JPS583184A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS583184A JPS583184A JP56100516A JP10051681A JPS583184A JP S583184 A JPS583184 A JP S583184A JP 56100516 A JP56100516 A JP 56100516A JP 10051681 A JP10051681 A JP 10051681A JP S583184 A JPS583184 A JP S583184A
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- bit line
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- bit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｌ２Ｌ（インテグレーテッド・インジェクタＷ
／・ロジック）を用いたＲＡＭ （ランダム・アクセス
・メモリ）Ｋおいで、アクセス時の過渡状態の間ピッ）
！電流を制御することＶＣｊ Ｊ） 、アクセスされた
セルに一定時間絖出し電流を流さないようにして、読出
し誤動作を防止した半導体記憶装置に関するものである
。
／・ロジック）を用いたＲＡＭ （ランダム・アクセス
・メモリ）Ｋおいで、アクセス時の過渡状態の間ピッ）
！電流を制御することＶＣｊ Ｊ） 、アクセスされた
セルに一定時間絖出し電流を流さないようにして、読出
し誤動作を防止した半導体記憶装置に関するものである
。
Ｉ″ＬＬセルいては絖出し、及び薔込みの制御はビット
巌ＶＣ供給する電流値ＩＢによって行なっている。すな
わち、書込み閾値電流をＩｗｔｈ とすれば次のよう
になる。
巌ＶＣ供給する電流値ＩＢによって行なっている。すな
わち、書込み閾値電流をＩｗｔｈ とすれば次のよう
になる。
・絖出し時： Ｉ、＝Ｉ□〈Ｉｗｔｈ ・・・・
・・ ■轡書込み時” ■Ｂ＝’Ｗ、＞Ｉｗｔｎ
’・・・・・ ■ところで１通常、セル内を流れる電
流ＩＯは非選択時のＩａ＜選択時のＩＯ であＬ したがって 非１１１択時の■載ｎく選択時の■航りとなる。続出し
速Ｉｉ倉速くするという一点からはできるだけＩＲは大
きいほうがよいが、■８ を大きくすると、上述した
続出し時の栄件弐〇の余裕（マージン）が悪くなる。ざ
らに非選択から選択への過渡状態においては、直流的な
電流が流れ０式のマージンが小さくなる傾向がある。
・・ ■轡書込み時” ■Ｂ＝’Ｗ、＞Ｉｗｔｎ
’・・・・・ ■ところで１通常、セル内を流れる電
流ＩＯは非選択時のＩａ＜選択時のＩＯ であＬ したがって 非１１１択時の■載ｎく選択時の■航りとなる。続出し
速Ｉｉ倉速くするという一点からはできるだけＩＲは大
きいほうがよいが、■８ を大きくすると、上述した
続出し時の栄件弐〇の余裕（マージン）が悪くなる。ざ
らに非選択から選択への過渡状態においては、直流的な
電流が流れ０式のマージンが小さくなる傾向がある。
従来回路ではアクセス時にビット線電流はた友ちに選択
セルを通して流れるので、上述のことよリＩｉｋめま９
大きく設定で迫ない。すなわち。
セルを通して流れるので、上述のことよリＩｉｋめま９
大きく設定で迫ない。すなわち。
続出し状態でセルが反転してしまう続出し誤動作の危険
が生じるという問題がめった。
が生じるという問題がめった。
ｄ出し誤動作を避けるためには、従来は読出し電流を減
少ぎざるを得ず、ｄ出し′電流の減少により挽出し速度
が損われる。
少ぎざるを得ず、ｄ出し′電流の減少により挽出し速度
が損われる。
本発明の目的は、上述の従来回路における絖出し誤動作
および読出し速度の減少にかんがみ、逆内容のセルを絖
出す過渡状態において、 、１４Ｉｆｊそうとしている
セルに流れる絖出し＝ｔｐの流れ始める時点ｒｌ！延さ
せるとく八う構＋ｄＫ基づき、Ｉ”Ｉ、 を用いたＲ
ＡＭにおいて、ｄ出し速度を熾うことなくｄ出し誤動作
を防止すること全確実化することにある。
および読出し速度の減少にかんがみ、逆内容のセルを絖
出す過渡状態において、 、１４Ｉｆｊそうとしている
セルに流れる絖出し＝ｔｐの流れ始める時点ｒｌ！延さ
せるとく八う構＋ｄＫ基づき、Ｉ”Ｉ、 を用いたＲ
ＡＭにおいて、ｄ出し速度を熾うことなくｄ出し誤動作
を防止すること全確実化することにある。
上述の目的を達成するために、不発明にニジ提供される
ものは、１オン」と「オフ」の２つの状態を保持するＩ
２Ｌメモリセルに耐して誓込み電流又Ｆｉ続出しＮ流を
供給するためのビット線に。
ものは、１オン」と「オフ」の２つの状態を保持するＩ
２Ｌメモリセルに耐して誓込み電流又Ｆｉ続出しＮ流を
供給するためのビット線に。
ｄ出し電流供給用の電流スイッチ全接続し、この電流ス
イッチにより、ＩＬメモリセルの内容続出し時のメモリ
セルのアドレス切侠の過渡時に低ｔばから高′亀泣Ｖこ
変るビット瞼に対しで、アドレス切戻時からＭ足時間経
過後１でビット酸への読出し′電位の供給を行わないよ
うにしたこと金特畝とする半導体記憶装置でるる。
イッチにより、ＩＬメモリセルの内容続出し時のメモリ
セルのアドレス切侠の過渡時に低ｔばから高′亀泣Ｖこ
変るビット瞼に対しで、アドレス切戻時からＭ足時間経
過後１でビット酸への読出し′電位の供給を行わないよ
うにしたこと金特畝とする半導体記憶装置でるる。
以Ｆ誼附の図面ＶＣ基づいて本発明の実施例を従来例と
同化しながら説明する。
同化しながら説明する。
第１図はＩＬで４！１４Ｑ５ｔされたメモリセルの等価
回路である。第１図におりて、Ｗ＋Ｗ−は各々ワード線
を示し、Ｂφ Ｂ、はビット線である。Ｑ、〜Ｑ、は谷
々トランジスタｒ示すが１周昶の如く。
回路である。第１図におりて、Ｗ＋Ｗ−は各々ワード線
を示し、Ｂφ Ｂ、はビット線である。Ｑ、〜Ｑ、は谷
々トランジスタｒ示すが１周昶の如く。
ＱＩ Ｌ＝Ｊ２は慣方回ＰＮＰ トランジスタで形成
し。
し。
ｌたＱｓ、 Ｑ４ ＶＣ逆方向トランジスタを用いるこ
とにＬＤ、ＱＩ、Ｑｔのベース、及びＱ３〜Ｑ６のコレ
クターさらにはＷ−までが共連畝導碩域（この例でｒｉ
Ｎ型伝型頭４領域形成することが可能となシ。
とにＬＤ、ＱＩ、Ｑｔのベース、及びＱ３〜Ｑ６のコレ
クターさらにはＷ−までが共連畝導碩域（この例でｒｉ
Ｎ型伝型頭４領域形成することが可能となシ。
非′ｌ＠ＶｃｉＩｉｊ１缶度のメモリ・セルを実現して
いる。
いる。
このセルの基本的な動作特性は次の通９である。
まず情報の保持は、Ｗ＋またはＷ−よ！Ｉｌｌ沫持電流
をトランジスタＱｌ、Ｑ！全通して、又差結合するトラ
ンジスタＱｓ、Ｑ＜のベースに供給することにｊＬ Ｑ
ｓ、 Ｑ４の内どちらか一力が１オン」、・曲刃が「オ
フ」と＾う状ｒＮＡｋつくることりこよりなされる。保
持電流はＲＡＭの低電力化のだめｔ（は。
をトランジスタＱｌ、Ｑ！全通して、又差結合するトラ
ンジスタＱｓ、Ｑ＜のベースに供給することにｊＬ Ｑ
ｓ、 Ｑ４の内どちらか一力が１オン」、・曲刃が「オ
フ」と＾う状ｒＮＡｋつくることりこよりなされる。保
持電流はＲＡＭの低電力化のだめｔ（は。
ｆ′ｊｆ報保持に必安な電流値の範囲でできるだけ小さ
ｈ櫨に設定することが望ましり。％に大容量ルＡ１１４
においては、保持ｌｉｔ流瀘の全電力に幻する割合が大
になるので重要である。次に、このセルに所望の情報を
曹込むためには、７Ｍ望のビット線に曹込み電流Ｉｗを
供給し、トランジスタＱｆｉＩ またはＱ６を通して、
上記盛込み電流工ｗｔ−セルに供給する。このとき、旙
込み電流ＩＷを供給したビット線−のトランジスタＱｓ
、箇たは−４（例えに。
ｈ櫨に設定することが望ましり。％に大容量ルＡ１１４
においては、保持ｌｉｔ流瀘の全電力に幻する割合が大
になるので重要である。次に、このセルに所望の情報を
曹込むためには、７Ｍ望のビット線に曹込み電流Ｉｗを
供給し、トランジスタＱｆｉＩ またはＱ６を通して、
上記盛込み電流工ｗｔ−セルに供給する。このとき、旙
込み電流ＩＷを供給したビット線−のトランジスタＱｓ
、箇たは−４（例えに。
ビット＃ＢφにＩＷが供給δれた場合には６Ｑ、）が１
オン」していたときのみ、セルの状態が反転する。これ
は、Ｑｓ、’！たは（Ｊ４ｔ”ｌオン」の状態に保つた
めに、Ｑ、またはＱ、のベースに供給されてＬＡｋｔ流
がＩＷが供給されるトランジスタＱａ＋またはＱ６のベ
ース電流によって奪い去られる（Ｃｕｒｒｅｎｔ Ｈａ
ｇｇｉｎｇ） ために、１゛オン」シてｈたＱｓ ＋
ま７’（はＱ４はもはや１オ／」状態が保てｌ〈な９
１オフ」状態へ向り、その結果セルの状態が反転するか
らでるる。ところで盛込みｉｔ流■ｗは０周方の如くめ
る一定の閾値電流１１ｙｔｈ以上の電流値を設定する必
要がある。次に、清報の絖出し法の一例としては次の方
法かめ＾。すなわち。
オン」していたときのみ、セルの状態が反転する。これ
は、Ｑｓ、’！たは（Ｊ４ｔ”ｌオン」の状態に保つた
めに、Ｑ、またはＱ、のベースに供給されてＬＡｋｔ流
がＩＷが供給されるトランジスタＱａ＋またはＱ６のベ
ース電流によって奪い去られる（Ｃｕｒｒｅｎｔ Ｈａ
ｇｇｉｎｇ） ために、１゛オン」シてｈたＱｓ ＋
ま７’（はＱ４はもはや１オ／」状態が保てｌ〈な９
１オフ」状態へ向り、その結果セルの状態が反転するか
らでるる。ところで盛込みｉｔ流■ｗは０周方の如くめ
る一定の閾値電流１１ｙｔｈ以上の電流値を設定する必
要がある。次に、清報の絖出し法の一例としては次の方
法かめ＾。すなわち。
続出し電流ＩＲ＝ｉ上記閾埴′岨流ＩＷｔｎ以Ｆに設定
し２両側ピット疎Ｂφ、Ｂ１に供給し、トランジスタＱ
ｓ 、Ｑａ ｋ通してセルに流せば、セルの内部電ＩＭ
（＝ Ｑｓ 、 Ｑ４のベース電位）が＋Ｑａ、Ｑａ
を圃してビットＳに現われる。このと＠「オン」側のビ
ット−が制電α（ハイ）、「オフ」側のそれが低ＩｉＬ
に（Ｏ−）となシ、この電位差を適当な回路千成にエリ
検出すれば、セルの１肯報が絖出せる。
し２両側ピット疎Ｂφ、Ｂ１に供給し、トランジスタＱ
ｓ 、Ｑａ ｋ通してセルに流せば、セルの内部電ＩＭ
（＝ Ｑｓ 、 Ｑ４のベース電位）が＋Ｑａ、Ｑａ
を圃してビットＳに現われる。このと＠「オン」側のビ
ット−が制電α（ハイ）、「オフ」側のそれが低ＩｉＬ
に（Ｏ−）となシ、この電位差を適当な回路千成にエリ
検出すれば、セルの１肯報が絖出せる。
第２図に、Ｉ”Ｌ形メモリ・セルｒ用を八て。
ルＡｙｉを実現したときの従来回路の要部を示すもので
ある。第２図ＶＣおい′Ｃ，セルの部分は第１図と同様
な記号を用いて藝る。Ｑａ、 Ｑｂ Ｉｄ ７ ｈ’
？Ｉａ駆動用トランジスター、Ｑｇ、 Ｑｆはビット線
電泣差を検出するトランジスターである。Ｑｆｉ、 Ｑ
ｈ、 Ｑ７は選択コラムに書込み電流工ｗ、絖出しｉ流
ＩＲ。
ある。第２図ＶＣおい′Ｃ，セルの部分は第１図と同様
な記号を用いて藝る。Ｑａ、 Ｑｂ Ｉｄ ７ ｈ’
？Ｉａ駆動用トランジスター、Ｑｇ、 Ｑｆはビット線
電泣差を検出するトランジスターである。Ｑｆｉ、 Ｑ
ｈ、 Ｑ７は選択コラムに書込み電流工ｗ、絖出しｉ流
ＩＲ。
及びＱ、ＱｊＫ慣出電流Ｉｓを洪貼するトランジスタで
ある。Ｑｊ、Ｑｋは入力・清報り、 Ｌ） に訓伽さ
れるトランジスタであ！りＩｗｔ−供給するビット線を
選択する。ＳＡは検出したピット練電位差を増巾する増
巾回路を表わす。ｌＨは、上述した保持電流である。ダ
イオード店、Ｄ２はワード線の廊下り時にワード線を放
電するための電流ＩＤ？を供給するためのものである。
ある。Ｑｊ、Ｑｋは入力・清報り、 Ｌ） に訓伽さ
れるトランジスタであ！りＩｗｔ−供給するビット線を
選択する。ＳＡは検出したピット練電位差を増巾する増
巾回路を表わす。ｌＨは、上述した保持電流である。ダ
イオード店、Ｄ２はワード線の廊下り時にワード線を放
電するための電流ＩＤ？を供給するためのものである。
このワード磁放ｔＩＩｉ瀧を供給する手段として、ｌ々
の方法が知られている。
の方法が知られている。
ＩＬ形メモリセルを用いたＲＡｉＡ ＶＣ′＆いては
。
。
ワード艇Ｗ−がバルクで形成されているためその寄生容
量が大きく、伺らかの放電＋寂が必須でめる。ＶＢＯＬ
ｒｉ？ランジスタＱｃ Ｑｃｔ によって ビット
−のローレベルをある一定電位にクランプするビット線
クランプ電位である。したがって、読出し時ｔＣは、セ
ルの状態の「オン」誠のビット線を流れるＩＲはセルを
通して流れノ・イ状態となるが、「゛オフ」１則のビッ
ト線を流れるＩＲはＱ。またＦｉＱｄを通して流れＶＢ
ＯＬによｐクランプされるレベルとなり、他方のビット
電位よシ低いローレベル状態となる。
量が大きく、伺らかの放電＋寂が必須でめる。ＶＢＯＬ
ｒｉ？ランジスタＱｃ Ｑｃｔ によって ビット
−のローレベルをある一定電位にクランプするビット線
クランプ電位である。したがって、読出し時ｔＣは、セ
ルの状態の「オン」誠のビット線を流れるＩＲはセルを
通して流れノ・イ状態となるが、「゛オフ」１則のビッ
ト線を流れるＩＲはＱ。またＦｉＱｄを通して流れＶＢ
ＯＬによｐクランプされるレベルとなり、他方のビット
電位よシ低いローレベル状態となる。
以上の従来回路ＶＣおいては次のような欠点が存在した
。
。
第３図のａ、ｂは第２図の従来回路の欠点を説明する図
でめる。すなわち第３図ａはあるコラム内のセルの切り
替４）？ｒ説明するための回路図であｐ、第３図ｂＬｒ
ｉｔ（０で第３図ａｌｃＱけるセルＣＢ又はセルＣ８が
選択されてめだ状態から１＝０ でセルＣ３に選択状態
が変ったときの電圧、 電流波形の峨略會示す波形図で
るる。
でめる。すなわち第３図ａはあるコラム内のセルの切り
替４）？ｒ説明するための回路図であｐ、第３図ｂＬｒ
ｉｔ（０で第３図ａｌｃＱけるセルＣＢ又はセルＣ８が
選択されてめだ状態から１＝０ でセルＣ３に選択状態
が変ったときの電圧、 電流波形の峨略會示す波形図で
るる。
１″Ｌセルに２いては上述したように、 続出し曹込み
は閾値電流値ｉ ｗｔａを基準とし、 続出し電ａｉｄ
及び優込み電流ＩＷをＩ Ｗ；＞ Ｉｗｔｈ ） ＩＨ
になるよう設定した電流値によって制御される。
は閾値電流値ｉ ｗｔａを基準とし、 続出し電ａｉｄ
及び優込み電流ＩＷをＩ Ｗ；＞ Ｉｗｔｈ ） ＩＨ
になるよう設定した電流値によって制御される。
したかってＩｗｔｈとＩＲのボ裕（マージン）が少ない
場合、ｄ出し時にもかかわらずセルが反転してし箇う（
これを続出しＩＡ！ｉＩＪ作と呼ぶことにする。）危威
性を生じる。このｄ出し誤動作の危険性はセルが非選択
状態から選択状１へ移る過渡状態において最も大となる
。なぜなら該過渡状態においてはセルは低電流レベルの
動作（＊持を流ＩＨで動作してｈた）から高電流レベル
の動作（第２図で示したワード巌放電１！訛ＩＤ及び続
出し′［流ＩＲ等がＩＨにブンスされる。プヘ謬る４４
であり。
場合、ｄ出し時にもかかわらずセルが反転してし箇う（
これを続出しＩＡ！ｉＩＪ作と呼ぶことにする。）危威
性を生じる。このｄ出し誤動作の危険性はセルが非選択
状態から選択状１へ移る過渡状態において最も大となる
。なぜなら該過渡状態においてはセルは低電流レベルの
動作（＊持を流ＩＨで動作してｈた）から高電流レベル
の動作（第２図で示したワード巌放電１！訛ＩＤ及び続
出し′［流ＩＲ等がＩＨにブンスされる。プヘ謬る４４
であり。
周知の通りＩＷｔｎはセル１１直に比例するから。
ＩＲトＩｗｔａのマージンはこの過渡状態の初期の時点
はど狭くなる。δらに、該過咳状−においては異なるセ
ル６谷を読み出すときビット線の″電位変化が生じるた
め、ピントＨの畜生容量（第３図ａＫおけるｃＢ＞
ｔ−充放電する過ｇ 電ｖＬがｄ出し電流ＩＲにブブス
されるためＩ ｗｔｈに灼するマージンが狭くなる。
はど狭くなる。δらに、該過咳状−においては異なるセ
ル６谷を読み出すときビット線の″電位変化が生じるた
め、ピントＨの畜生容量（第３図ａＫおけるｃＢ＞
ｔ−充放電する過ｇ 電ｖＬがｄ出し電流ＩＲにブブス
されるためＩ ｗｔｈに灼するマージンが狭くなる。
上述のことがらｔ第３図ａ、ｂを用いてさらｒＣ旺細に
説明する。
説明する。
’ｄＣ３Ｖ ａ 、 ｂ ニオｒ テ、 ＶＸ □、
ＶＸ ２． ＶＸ３ ｕ谷々第３図ａ Ｉ／Ｃ
νける９−ドＩＶｌ！駆動用トランジスタＱａ、 Ｑｂ
、 Ｑｃ のベース入力Ｉｌｔ位の波形である。
ＶＸ ２． ＶＸ３ ｕ谷々第３図ａ Ｉ／Ｃ
νける９−ドＩＶｌ！駆動用トランジスタＱａ、 Ｑｂ
、 Ｑｃ のベース入力Ｉｌｔ位の波形である。
ｖ、、ｖ、は谷々セルＣ，，Ｃ，の「オン」餓のトラン
ジスタのベース電位（第１図において＋ Ｑｓが「オン
」状態にあるとすると、 Ｑｓのベース電位を示す。）
の応４波形であり、 Ｖｋ３ＯＬはビット總クランプ１
ｉｔｔｃである。ｌたｌ ＩＣ１は１＝０ で選択
状態になるセルＣ１に流れる１を流を示し、これは当然
のことながら定常状態に寂いては続出し電流ＩＨＫＪ４
Ｌ（なる。名らにｖＢφはビット腺Ｂφ側のＸ泣の応答
波形でめる。谷々のセルＣ１゜Ｃｔ ＆びＣ８の斜縁全
施した部分がオフ側、そうでない部分が１オン」側であ
る。
ジスタのベース電位（第１図において＋ Ｑｓが「オン
」状態にあるとすると、 Ｑｓのベース電位を示す。）
の応４波形であり、 Ｖｋ３ＯＬはビット總クランプ１
ｉｔｔｃである。ｌたｌ ＩＣ１は１＝０ で選択
状態になるセルＣ１に流れる１を流を示し、これは当然
のことながら定常状態に寂いては続出し電流ＩＨＫＪ４
Ｌ（なる。名らにｖＢφはビット腺Ｂφ側のＸ泣の応答
波形でめる。谷々のセルＣ１゜Ｃｔ ＆びＣ８の斜縁全
施した部分がオフ側、そうでない部分が１オン」側であ
る。
第３図ａに３いてセルＣ６ρ）らセルＣ１に遣択状蛾が
移る場合、すなわち同一データを保持していたてルｔ続
出す楊脅、セルＣ１にビット緘電流が流れ出す点はセル
Ｃ１とＣ２の１［流スイッチ特注で次軍さｎるから第３
図すに示すようにＶＣよとＶ。、の交点、すなわちｔ＝
ｔ、ｔｌｉｔ近で始まる。
移る場合、すなわち同一データを保持していたてルｔ続
出す楊脅、セルＣ１にビット緘電流が流れ出す点はセル
Ｃ１とＣ２の１［流スイッチ特注で次軍さｎるから第３
図すに示すようにＶＣよとＶ。、の交点、すなわちｔ＝
ｔ、ｔｌｉｔ近で始まる。
またこのとさビット線Ｂφの電位Ｖ８φ はハイ状態か
らハイ状態への変化でめ９第３図に冥巌で示すようにｆ
社とんど変化しない。
らハイ状態への変化でめ９第３図に冥巌で示すようにｆ
社とんど変化しない。
ところが一方、第３図ａＫｖいてセルＣ，からセルＣ１
に選択状態が移る場合、すなわち逆データを保持してい
たセルを絖出す場合、セルＣ３にビット線’邂ａが流れ
出す点はセルＣ１とビット巌りツンブレベル用のトラン
ジスタＱｄ との電流スイッチ特注で決定されるから第
３図ｂＶｃ示すようにＶＩ？ｌとｖＨＯＬとの交点、す
なわちｔ＝ｔｄ２で始まる。このと＠ ＶＢＯＬの電位
が第３図すに示すような位置ＩＣ設定されていた場合ｒ
Ｌｄｇ〈１ｄ□の関係にな９．しかもビット練Ｂφの電
位もロー状態からハイ状態に変化するため、第３図ａ形
で、第３図すの点線で示す■。、のように応答セルＣＩ
の絖出し時にもかかわらす、セルＣＩに反転情報のｄ込
みが行なわれてし１う。
に選択状態が移る場合、すなわち逆データを保持してい
たセルを絖出す場合、セルＣ３にビット線’邂ａが流れ
出す点はセルＣ１とビット巌りツンブレベル用のトラン
ジスタＱｄ との電流スイッチ特注で決定されるから第
３図ｂＶｃ示すようにＶＩ？ｌとｖＨＯＬとの交点、す
なわちｔ＝ｔｄ２で始まる。このと＠ ＶＢＯＬの電位
が第３図すに示すような位置ＩＣ設定されていた場合ｒ
Ｌｄｇ〈１ｄ□の関係にな９．しかもビット練Ｂφの電
位もロー状態からハイ状態に変化するため、第３図ａ形
で、第３図すの点線で示す■。、のように応答セルＣＩ
の絖出し時にもかかわらす、セルＣＩに反転情報のｄ込
みが行なわれてし１う。
以上の説明から解るようにｄ出し状−において最も誤動
作の危漠が従じるのは、−ｔ層選択状−に入る過渡状−
１ｔＣｗいて、該過渡状・法の比較的早い時点でｄ出し
電υ１ｅＩＲがセルに共相され、 かつピッｔｓｔｔｗ
生容量ＣＢの充電電流が工、にカロわる形で流ｎる状態
が生じる場合、すなわち以前ののセル内容とは逆の山谷
のセルを耽出す場合である。続出し誤動作ｒ避げるため
には、従来は胱出し電流を減少せさるを慢ず、絖出し電
流の減少によりｄ出し連数が損われた。
作の危漠が従じるのは、−ｔ層選択状−に入る過渡状−
１ｔＣｗいて、該過渡状・法の比較的早い時点でｄ出し
電υ１ｅＩＲがセルに共相され、 かつピッｔｓｔｔｗ
生容量ＣＢの充電電流が工、にカロわる形で流ｎる状態
が生じる場合、すなわち以前ののセル内容とは逆の山谷
のセルを耽出す場合である。続出し誤動作ｒ避げるため
には、従来は胱出し電流を減少せさるを慢ず、絖出し電
流の減少によりｄ出し連数が損われた。
本発明リエ上連の従来回路の待つ欠点を除去するもので
必９．逆内谷のｔル葡読出す過護状愈におい−Ｌ、読出
そうとしているセル（ＩＣ流れる読出し電流ＩＲの流れ
始める時点倉遅砥させることにより過、＆を流とｄ出し
ｔ流Ｉ□ とが１櫃しないようにし、絖出し速ｄｉを須
うことｐｘ ＜ ｄ出し誤動作全防止することを意図し
てなされた。
必９．逆内谷のｔル葡読出す過護状愈におい−Ｌ、読出
そうとしているセル（ＩＣ流れる読出し電流ＩＲの流れ
始める時点倉遅砥させることにより過、＆を流とｄ出し
ｔ流Ｉ□ とが１櫃しないようにし、絖出し速ｄｉを須
うことｐｘ ＜ ｄ出し誤動作全防止することを意図し
てなされた。
以下１本発明の実施例を詳細に説明する。
第４図ａは本発明による第１の礪施例を示す要部回路図
である。第４図ａ ＩｔＣひいで１点線で囲った部分が
本発明による回路部分である。ここでは本発明回路を適
用した代表的なコクムを示すが。
である。第４図ａ ＩｔＣひいで１点線で囲った部分が
本発明による回路部分である。ここでは本発明回路を適
用した代表的なコクムを示すが。
実際ｒｉ谷ココラム同様に適用される。また周辺回路Ｖ
Ｃついては本発明を説明するのにム要な部分だけ？ｉｌ
−ボし朋は省略して藝る。
Ｃついては本発明を説明するのにム要な部分だけ？ｉｌ
−ボし朋は省略して藝る。
第４図ａの本実施例に係る点線で示された部分の構成１
ｌ−ｊ仄の通りである。トランジスタＱ７およびＱＡの
コレクタはそれぞれ、抵抗ｇ＋とダイオードＤＩからな
るＪｊ荷回路および抵抗Ｒ２とダイオードＤ！からなる
負荷回路を弁して、基準電源憩ｖＲＥＦＶｃ接続されて
いる。抵抗Ｒ３とダイオードＤ、からなる負荷回路はト
ランジスタＱＡのベースに、抵抗Ｒ３とダイオードＤ、
からなる負荷回路はトランジスタＱ！ｌ のベースにも
それぞれ接続されている。ビット線Ｂφ とトランジス
タＱ、のエミッタ間にダイオードＤ、がそのアノードを
ビット線側にして接続されている。ビット線Ｂ、とトラ
ンジスタＱ、のエミッタ間にもダイオードＤ４が同様に
して接続されている。 トランジスタＱ！ｉ およびＱ
ｈ のエミッタは七れぞれトランジスタＱ、 ｓ・よ
びＱＬ （１１−介して続出し＊流源に接続されている
。この構成により、トランジスタＱｙ （！： ＱＡ
がフリップフロップ會構成し、またトランジスタＱ、
とダイオードＤ３およびトランジスタＱｈ と夕゛イ
オードＤ４はそれぞれ、電流スイッチを構成している。
ｌ−ｊ仄の通りである。トランジスタＱ７およびＱＡの
コレクタはそれぞれ、抵抗ｇ＋とダイオードＤＩからな
るＪｊ荷回路および抵抗Ｒ２とダイオードＤ！からなる
負荷回路を弁して、基準電源憩ｖＲＥＦＶｃ接続されて
いる。抵抗Ｒ３とダイオードＤ、からなる負荷回路はト
ランジスタＱＡのベースに、抵抗Ｒ３とダイオードＤ、
からなる負荷回路はトランジスタＱ！ｌ のベースにも
それぞれ接続されている。ビット線Ｂφ とトランジス
タＱ、のエミッタ間にダイオードＤ、がそのアノードを
ビット線側にして接続されている。ビット線Ｂ、とトラ
ンジスタＱ、のエミッタ間にもダイオードＤ４が同様に
して接続されている。 トランジスタＱ！ｉ およびＱ
ｈ のエミッタは七れぞれトランジスタＱ、 ｓ・よ
びＱＬ （１１−介して続出し＊流源に接続されている
。この構成により、トランジスタＱｙ （！： ＱＡ
がフリップフロップ會構成し、またトランジスタＱ、
とダイオードＤ３およびトランジスタＱｈ と夕゛イ
オードＤ４はそれぞれ、電流スイッチを構成している。
第４図すは、第４図ａ＆Ｃおいて１＝０で選択状態がセ
ルＣ６からセルＣ１に変った場合の電圧型１ｊＩｔ応答
の概略波形図である。第４図すにおいて”ＲＥＦは本実
ｋｙ１１回路部分に供給さｎる基準電位であり、ΔＶは
ｇ４図のダイオードｌ）Ｉ又はＤ２に電流が流れたとき
の顕方同醒→反１１４丁を示し通常０．７〜０．８ｖの
値を示すものである。池の符号は第３図すにおいて用い
た符号と同一である。
ルＣ６からセルＣ１に変った場合の電圧型１ｊＩｔ応答
の概略波形図である。第４図すにおいて”ＲＥＦは本実
ｋｙ１１回路部分に供給さｎる基準電位であり、ΔＶは
ｇ４図のダイオードｌ）Ｉ又はＤ２に電流が流れたとき
の顕方同醒→反１１４丁を示し通常０．７〜０．８ｖの
値を示すものである。池の符号は第３図すにおいて用い
た符号と同一である。
１＝０で逆同谷のデータを保持し之セルＣ７からセルＣ
１へ選択状態にした場合の動作は次のようになる。ＶＲ
ＥＦの値は第４図すに示されるように、ビット線のハイ
レベルより烏い１直で、且つ。
１へ選択状態にした場合の動作は次のようになる。ＶＲ
ＥＦの値は第４図すに示されるように、ビット線のハイ
レベルより烏い１直で、且つ。
ＶＲＥＦからダイオードＤ１またはり、の電圧降下分Δ
Ｖを引いた１直（ＶＲ１４Ｆ−ΔＶ）かビット線のロー
レベルニジ＾藝１直に設定しである。
Ｖを引いた１直（ＶＲ１４Ｆ−ΔＶ）かビット線のロー
レベルニジ＾藝１直に設定しである。
１ず １＜０に２いて、セルＣ２が選択状態にありビッ
ト＠ｉＢ、の電位ｖＢ１かＨでピント線Ｂφの゛嵯位ｖ
ＢφがＬになる。従って本発明の回路部において、トラ
ンジスタＱ、 とダイオード１）３及びトランジスタ
ＱＡ とダイオードＤ４とがそれぞれ電流スイッチを
構成して藝るために、Ｑ、は１オン」、Ｄ、は「オフ」
さらにＱＡは］オフ」。
ト＠ｉＢ、の電位ｖＢ１かＨでピント線Ｂφの゛嵯位ｖ
ＢφがＬになる。従って本発明の回路部において、トラ
ンジスタＱ、 とダイオード１）３及びトランジスタ
ＱＡ とダイオードＤ４とがそれぞれ電流スイッチを
構成して藝るために、Ｑ、は１オン」、Ｄ、は「オフ」
さらにＱＡは］オフ」。
Ｄ４は「オン」になる。すなわちＱ、、 ＱＡ より
なるフリップフロップはＱ、がオンの状態にあるため、
Ｑ！１０ベースｉＩｌ泣ＶＢ！Ｉｕ ホホＶ ＲＥＦ
ルヘルに、またＱＡ のベースｉｌＩ位ＶＢＡ （Ｑ、
のコレクタ電位）はダイオードＤ、がオンしてｈるため
ＶＲＥＦ−ΔＶのレベルになっている。そしてビット巌
Ｂ、側の読出し゛駐流工ＲはダイオードＤ４ ＋ビット
線Ｂ、を通して流れるが、ビット＠Ｂφ側の工ＲはＱｙ
、Ｄ＋を流れピッｔ１１１１Ｂφには流れなり。すなわ
ち定常状態ではオン側ビット線にのみ■□が供給される
。
なるフリップフロップはＱ、がオンの状態にあるため、
Ｑ！１０ベースｉＩｌ泣ＶＢ！Ｉｕ ホホＶ ＲＥＦ
ルヘルに、またＱＡ のベースｉｌＩ位ＶＢＡ （Ｑ、
のコレクタ電位）はダイオードＤ、がオンしてｈるため
ＶＲＥＦ−ΔＶのレベルになっている。そしてビット巌
Ｂ、側の読出し゛駐流工ＲはダイオードＤ４ ＋ビット
線Ｂ、を通して流れるが、ビット＠Ｂφ側の工ＲはＱｙ
、Ｄ＋を流れピッｔ１１１１Ｂφには流れなり。すなわ
ち定常状態ではオン側ビット線にのみ■□が供給される
。
そこで１＝０ でセルＣ２からＣ１に選択状態が移ると
矢の様になる。
矢の様になる。
まずビット線Ｂφには洸出しｔ流ＩＲが供給されなｈま
ま’ｌｉｔ位Ｖ３φが立上る。そしてＶＢφが十分Ｈに
なっても、Ｑ のペース電位ＶＢ！ＩであるＶあＦがビ
ット線のＨよシ＾い電位値に設定されているため、ダイ
オードＤ、のオフ、Ｑ！１のオンは変らず、ピッ）？１
Ｍ８φに電流■Ｒは依然として流れない。
ま’ｌｉｔ位Ｖ３φが立上る。そしてＶＢφが十分Ｈに
なっても、Ｑ のペース電位ＶＢ！ＩであるＶあＦがビ
ット線のＨよシ＾い電位値に設定されているため、ダイ
オードＤ、のオフ、Ｑ！１のオンは変らず、ピッ）？１
Ｍ８φに電流■Ｒは依然として流れない。
一方ビッ）ＭＢ、は続出し電流■４によってビット線Ｂ
、の妊生容量全放電しながら立ち下り。
、の妊生容量全放電しながら立ち下り。
その電位ｖＢユがＱＡ のベース電位ｖＢ）、ｉｎゎち
ｖＲＥＦ・−ΔＶまでＦがったところでＱｈがオン。
ｖＲＥＦ・−ΔＶまでＦがったところでＱｈがオン。
Ｄ、がオフし、フリップ７０ツブの他のトランジスタ赳
のペース電位ＶＢ！１ｔ−トげる。七゛の結果Ｑ、がオ
フ、Ｄ、がオンし、ここで初めてビット線Ｂφに続出し
暖流■□が供給される。
のペース電位ＶＢ！１ｔ−トげる。七゛の結果Ｑ、がオ
フ、Ｄ、がオンし、ここで初めてビット線Ｂφに続出し
暖流■□が供給される。
以上のように本実施例では１反転情報ｔｌ−有するセル
Ｃ２からＣ３への過杖状態の時に、 ＬからＨに光′酸
されるビット線Ｂφには絖出し′亀流工Ｒを流さなりよ
うＶＣしているため前述した・１０〈、充電電流と工、
とかｆｄすることが防止されＣ３へり誤書込みｔ防止す
ることができる。
Ｃ２からＣ３への過杖状態の時に、 ＬからＨに光′酸
されるビット線Ｂφには絖出し′亀流工Ｒを流さなりよ
うＶＣしているため前述した・１０〈、充電電流と工、
とかｆｄすることが防止されＣ３へり誤書込みｔ防止す
ることができる。
またその手段として、ビット線Ｂφ Ｂ、のレベルを利
用した電流スイッチＤｓ 、Ｑｙ 及び０４゜ＱＡ ｔ
−設けさらにＱ、、ＱＡ でフリップフロップを構成
するようにしている。そして、絖出し電流工Ｒは尾常状
態ではオン側のビット線（Ｈレベル）にのみ供給するよ
うにし、過渡状態では、そのオン側のピットｌｌｌ１ｉ
ＩをＩＲにより放電させＬレベルにし、そのレベルνＣ
よりフリップフロップヲ反転せしめて他方のピッ）［に
初めてＩＲｋ供給するようＶＣしてｈる。
用した電流スイッチＤｓ 、Ｑｙ 及び０４゜ＱＡ ｔ
−設けさらにＱ、、ＱＡ でフリップフロップを構成
するようにしている。そして、絖出し電流工Ｒは尾常状
態ではオン側のビット線（Ｈレベル）にのみ供給するよ
うにし、過渡状態では、そのオン側のピットｌｌｌ１ｉ
ＩをＩＲにより放電させＬレベルにし、そのレベルνＣ
よりフリップフロップヲ反転せしめて他方のピッ）［に
初めてＩＲｋ供給するようＶＣしてｈる。
本来続出し１［流工□は、ｄ出し時の情報反転に伴うピ
ッ）＆ｌの１（→Ｌへの放電のために利用されるもので
ある。従って本実施例の様に、過渡状態におけるＬ−Ｈ
に光電されるビット線、及び定常状態に２けるオフ−の
ビット線に読出し電流ＩＲが供給されなくとも例ら支障
はないわけである。
ッ）＆ｌの１（→Ｌへの放電のために利用されるもので
ある。従って本実施例の様に、過渡状態におけるＬ−Ｈ
に光電されるビット線、及び定常状態に２けるオフ−の
ビット線に読出し電流ＩＲが供給されなくとも例ら支障
はないわけである。
第５図及びｆｉｇ６図は不発明による他の実施例を示す
回路図である。ここでは第４図ａに点脳で示した部分に
附応する２本質的な部分のみを示す。
回路図である。ここでは第４図ａに点脳で示した部分に
附応する２本質的な部分のみを示す。
第５図は第４図ａで示したＱ、、ＱＡの負荷のダイオー
ドに代えてシｉソトキーダイオードを用いた場合であシ
１本発明回路部の応答速度を更に改善できる。
ドに代えてシｉソトキーダイオードを用いた場合であシ
１本発明回路部の応答速度を更に改善できる。
第６図は、Ｑ、、ＱＡの負荷としてＰｆ’ＪＰ トラン
ジスタを用いたものでるる。ＩＬ−セルも負荷としてＰ
Ｎ）’ ｋ用いｔ５す、セルと同一コフム上ＶＣ付設す
る本発明回路にとって、裂ｚＮ上、及びパターンレイア
ウト上利点がある。
ジスタを用いたものでるる。ＩＬ−セルも負荷としてＰ
Ｎ）’ ｋ用いｔ５す、セルと同一コフム上ＶＣ付設す
る本発明回路にとって、裂ｚＮ上、及びパターンレイア
ウト上利点がある。
以上の説明から明らかなように、不発明によればＩＬを
用いたＲＡＭＫおいで、 読出し速度を損うことなく読
出し誤動作か４央に防止される。
用いたＲＡＭＫおいで、 読出し速度を損うことなく読
出し誤動作か４央に防止される。
なお１本発明は前述の実施例に限足されるものではなく
、様々の変形が４えられる。
、様々の変形が４えられる。
第１図は１１１して構成さｎた周知のメモリセルの等１
曲回路図、第２図はｆＬ形メモリセルを用いてＲＡＭｋ
実現したときの従来回路の要部回路図、第３図ａＵ第２
図の従来回路の欠点ｔ”説明するための装部回路図、第
３図すは第３図ａの回路の要部の電圧・電流彼形図、第
４図ａは本発明による第１０遁施列を示す・ｄ部回路図
、第４図すは第４図ａの回路の要部の′電圧・電流波形
図、第５図は本発明による第２の実施例ヶ示すＩＩｉ部
回路図、そして第６図は不発明ＶＣよる第３の実施例を
示す要部回路図である。 特許出願人 冨士通株式会社 ％粁出願代理人 弁坤士宵木 朗 弁理士 西 甜 和 之 弁理士 内 １）辛 男 弁理士 山 口 陥 之 特開昭５８−３１８４（力
曲回路図、第２図はｆＬ形メモリセルを用いてＲＡＭｋ
実現したときの従来回路の要部回路図、第３図ａＵ第２
図の従来回路の欠点ｔ”説明するための装部回路図、第
３図すは第３図ａの回路の要部の電圧・電流彼形図、第
４図ａは本発明による第１０遁施列を示す・ｄ部回路図
、第４図すは第４図ａの回路の要部の′電圧・電流波形
図、第５図は本発明による第２の実施例ヶ示すＩＩｉ部
回路図、そして第６図は不発明ＶＣよる第３の実施例を
示す要部回路図である。 特許出願人 冨士通株式会社 ％粁出願代理人 弁坤士宵木 朗 弁理士 西 甜 和 之 弁理士 内 １）辛 男 弁理士 山 口 陥 之 特開昭５８−３１８４（力
Claims (1)
- １、「オン」と「オフ」の２つの状態を保持するＩ”Ｌ
メモリセルに対して書込みｔ流又は続出し電流を供給す
るためのビット線に該続出し電流供給用の電流スイッチ
を接続し、該電流スイッチにより、該ＩＬメモリセルの
内容続出し時の該メモリセルのアドレス切換の過渡時に
低電位から高電位に変るビット線ｒＣ対しては、該アド
レス切換時から所定時間経過後まで該ピッｉｆへの該続
出し電流の供給を行なわないようＶごしたことを物像と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100516A JPS583184A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100516A JPS583184A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583184A true JPS583184A (ja) | 1983-01-08 |
Family
ID=14276109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100516A Pending JPS583184A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083292A (en) * | 1989-03-13 | 1992-01-21 | Fujitsu Limited | Bipolar random access memory |
-
1981
- 1981-06-30 JP JP56100516A patent/JPS583184A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083292A (en) * | 1989-03-13 | 1992-01-21 | Fujitsu Limited | Bipolar random access memory |
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