JPS583193A - 電気的にプログラム可能な読取り専用メモリ - Google Patents

電気的にプログラム可能な読取り専用メモリ

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JPS583193A
JPS583193A JP57064842A JP6484282A JPS583193A JP S583193 A JPS583193 A JP S583193A JP 57064842 A JP57064842 A JP 57064842A JP 6484282 A JP6484282 A JP 6484282A JP S583193 A JPS583193 A JP S583193A
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JP
Japan
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memory
programmable read
dielectric layer
read
cell
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Pending
Application number
JP57064842A
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English (en)
Inventor
ドミニク・バジ−ル
アラツプ・バタチヤリヤ
ジエ−ムズ・ハワ−ド
ピエ−ル・モリエ−ル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速、高密度及び眠気的にプログラム０Ｔ能な
読取り専用メモリに関連する。
読喉ジ専用メモリは例えばプログラム０Ｔ能論理配列体
のＡＮＤ及びＯＲ７１・リツクスを形成する様に、又制
御ユニツ１・もしくはマイクロプロセッサ中のプログラ
ムの命令？制御する語を含む様に、さらに一般的には読
取られるのみの情報を含む表全開成する様に、多くの覗
子システムにおいて広く使用されている。従って、これ
等の素子ＵＲＡＭメモリの動作速度に実質的に等しい可
能ｌ最大速度で動作しなければならない。さらにこれ等
の読取り専用メモリ中に必要とされる清報全記障するた
めに遂行するプログラム動作はできるだけ簡学でなくて
はならない。
従来の技法 今日、種々の型の読取り専用メモリが存在する。
個性化される様に電気的にプログラムし得る読取り専用
メモリは一般に１９７８年６月６日刊パＥｌｅｃｔｒｏ
ｎｉｃｓ”第１０７亘に説明されている如く漂遊ゲート
ＣＭＯＳ　　＋−ラ／ジスタが与えられた型のものであ
る。結果的［はこれ等の型のメモリは必要とされる最適
速度で動作０Ｔ能ではない。
良好な動作速度を示す読取り専用メモリはメモす・セル
の７トリツクスより成り、各セルはバイポーラ・トう／
ジスタケ含み、エミッタにはヒユーズ抵抗器が接続され
ていて、セルに２進値の１もしくは０状態の一方にセッ
トするために、所与の電流もしくけ任意の他の適切な装
置によってヒユーズが焼切られたり、残されたりする。
この様なメモリは１９７８年Ｐｅｒｇａｍｏｎ　Ｐｒｅ
ｓｓ　　社刊の”　Ｂｉｐｏｌａｒ　　Ｐ　ＲＯＭ　　
Ｒｅ１ｉａｂｉｌｉｔｙ″′、Ｍｉｃ　＋ｏｅｌｅｃｔ
ｒｏｎｉｃｓ　　Ｒｅ１ｉａｂｉｌｉｔｙ　　”　、　
　Ｖｏｌ、　　　１８、第３２５頁乃至第３３２頁に開
示されている。
この型のメモリにおいて、フユーズの抵抗器は空間をと
りすぎ、従って集積密度が満足すべきもので汀なくなる
。高密度を確立するために、読取り専用メモリの各セル
は１＠のバイポーラ・トう／ジスタのみを含む。これ等
の読取り専用メモリは製造時にｆ同性化され、エミッタ
が開放されているかどうかが２進値１もしくは０のどち
らを含むかを示す。この型のメモリには高い動作速度が
与えられ、高密度が提供されるが、ユーザによっては直
接個性化され得ない。
読殴り専用メモリの製造時には、米国特許（ＵＳ−Ａ）
第３９７９７３４号及び第３８７６９９４号に示された
如く２ａ値ＩＩ　Ｉ　１１もしくは°゛０″（３） 情報がバイポーラ・トう／ジスタのエミッタに接続され
たコ／デ／すの電荷によって表わされる如く、ダイナミ
ック型のう／ダム・アクセス・メモリに一般に使用され
ていたセルを使用する事は不可能である。なんとなれば
これ等のセルはリフレッシュされなければならないから
である。
本発明の目的にダイナミック型のバイポーラ・う／ダム
・アクセス・メモリの高密度及び動作速度を示す電気的
にプログラム可能昨な読取り専用メモリ全与える事にあ
る。
電気的にプログラム可能な読取りメモＩＪ　Ｐ　Ｒ０Ｒ
１１杉成するために使用される本発明のメモリ・セルは
バイポーラ・ｌ・ラノジスタを含み、そのエミッタは誘
電体材料で覆われている。この薄膜は誘電体層のパッド
に印加される電子が１ボルト程度である時はこのｔ中の
もれ電流が極めて小きく、電子が６５ポル＋−ｆ越える
様に増大する時は、誘電体層が破壊される様に予定の破
壊特性を示す如く付着されるーこの場合には、オーミッ
ク・コンタクＩ・がトう／ジスタのエミッタに確立され
、こ（４） ■コ／タクトが低抵抗ケ示す。
読取り専用メモＩＪ　ｆ与えるために、セルはビット線
及び語線の交点に７トリツクスをなす様に配列される。
ビット線は誘電体層の上方パッドに接続され語線はトう
／ジスタのベースに接続される。
メモリをプログラムするためには、セットさるべき２進
値”　１　”、ＩＩ　ＯＩ＋状態に従って各セルの誘電
体？破壊するかさせない手段が与えられる。
薄膜誘電体は遷移金属の酸化物もしくはタノタル酸塩も
しくにアモルファス・ケイ素の酸ｆヒ物もしくは１乃至
２％の酸素が添ｔｔｎされたアモルファス・ケイ素より
成る。
メモリ・セルの電気的概略図が第１図に示されている。
メモリ・アレイが製造される時、各セルは好ましい例と
してＮＰＮＩ・う／ジスタであるトう／ジスタＴ１？ｒ
：含む。このトう／ジスタのコレクタはバイアス電圧源
Ａに接続されている。トう／ジスタのベースは語＠ＷＬ
に接続され、概略的にコ７デ／す２によって示された誘
眠体層で覆われたエミッタは８点でビット＠ＢＬに接続
されている。従って、ユーザには第４１図に示された如
きすべて０荀含むセル配列体より成る読敗り専用メモリ
が与えられる。
予定のセル中に１全記録する様にメモリをプログラムす
るためには、語線及びビット線を通してセルに適切な電
子が印加でれ、誘電体が破壊てれる。この動作に関連し
て、２で示された誘電体は抵抗性素子となり、第２画に
示はれた如く、トう／ラスタＴ１及び＠ＢＬ間にオーミ
ック・コノタクトが確立される。
この目的のために、パッドＡにまたがるｔｌｉＭレベル
が通常の動作レベルよりも増大される。好ましい実施例
では、このｔｍば３４ボルトから５ボルトとなる。トう
／ジスタのベースには高レベルが印加芒れ、ビット線の
レベルは降下されて、誘！体層のパッドにまたがって少
ｌ〈共６．５ボルトの電圧が得られ、これにより誘電体
層が破壊される。
メモリ組立体の所望のセルを状態１にセットする友めに
必要とされる段階全遂行するための装置〔７〕 については第４図を参照して説明される。
第３図はセルの２つの状態？表わす曲線である。
曲線ａは谷誘電体破壊前のセル亀流品度を示す。
この曲＠Ｔｔｌ’ｌｔｍ密度が低く、この状態では、セ
ルは製造時に個性［ヒ豆れ得る通常の読取９専用メモリ
中でエミッタが存在しないセルと同一状態にるる小金示
している。
破壊は最低３５ボルトで生じ、破壊後のセル状態は曲線
すによって表わされている。
破壊電圧は高密度集積回路と両立ＯＴ能である程度に低
く、叩ち数ボルト程度のものでなくてはならない。同様
に仁の電ｌｌＥはプログラム回路の設計’ｘ容易にする
様に十分制御されるものでなければならない。誘電体層
の１９の電気特性は貧弱でもよい。表面の１０ミクロ７
２当りの装置のもれ電流ハ畠イ／ビーダンス状態（曲＠
ａ）で１ボルト当９１マイクロア／ペアの程度のもので
あり得る。
２乃￥５ｅＶの低エネルギ帯を胃する材料が最も適切な
材料である。なんとなれば、これ等は容易に制御ａＴａ
しであるために重要である厚さ、２０（８） ｘ　ｉ　ｏ＝乃至ｉ　ｏ　ｏ　ｘ　ｉ　ｏ−’ミリメー
タの厚さに対して低い破壊電圧を示すからである。１０
５乃至１０６ボルト／ｃｒｎの破壊電圧を有する誘電体
が適切である。
従って （１）酸化夕／タル、酸化・くナジウム、酸化ジ／Ｌ／
コニウム、酸ｆヒニオブ１チタノ酸・くリウムもしくは
チタノ酸ストロ／チウムの如き遷移金属酸化物もしくは
チタン酸塩。
（２）　　アモルファス・ケイ素もしくけ１乃至２％の
酸素を有するアモルファス・ケイ素。
（３）酸化ケイ素（Ｓｉｎ、）もしくはアルミナ（Ａｔ
２０．）もしくは窒化ケイ素（Ｓｉ３Ｎ、）の如き、低
王の下で「ヒ学的に付着される材料＝ｐ用する事が１ｌ
ｉＴ能である。これ等の材料は薄ければｗＬＦＥの影響
？より受けやすく、１０　Ｘ　１０−’ミリメータの程
度の薄い層で使用され得る。しかじながら、これ等の薄
い層は得るのがより困難になる。
第４図を参照しつつ、メモリに適切な２進値データをロ
ードする、即ちメモリをプログラムする装置と共に第１
図に示された型のメモリ・セル配列体が説明される。”
　ｏ　”は高インピーダンス状態＝”　１”は低イノピ
ーダ／ス状態？表わすものと仮定する。勿論、本発明の
範囲を離れる事なく反対の状態を表わす事も可能である
。
セルＣばｍ行ｎ列に配列式れている。セルはそのうち２
本だけが示されたｎ本の語線ＷＬｌ乃至ＷＬｎ及びｍ本
のビット線ＢＬ１乃至ＢＬｍの交点に与えられている。
語＠ＷＬｉとビット＠ＢＬｋの交点にめるセ／ｌ／げＣ
ｉｋと参照σれる。図面ｒ明瞭にするために図面上でに
若干のセルのみがこの参照番号を帯びている。少なく共
２８８のビット線線及び２５６の語線より成る回路網？
与える事がｏｉＪ能である。
各列のセルのトラノジスタのベースが語線に接続されて
いる。第１の列のセルのベースは語線ＷＬ１に接続され
、最終列ｎのセルのベースは線ＷＬｎに接続されている
。中間の線は図面を明確にするために図示されていない
。語線は語線アドレｘ　解読器１０によってアドレスさ
れる。この［Ｉｆｆｌ全果すのに防用されるべき回路は
この技術分野で周知である。この様な回路の実施例は第
５図に示されている。
このアドレス解読回路はアドレス信号を受取る。
そのうち８　（ｆｉ５が南面上に、ＩＷＯ乃至ＩＷ７と
して示されている。これ等は２　の語線、即ち２５６の
語線のアドレス會ｏＪ　能にする。アドレス解読器の出
力１１−１乃至１１−ｎは語線の駆動トランジタＷＤ１
乃至ＷＤｎのベースに印加される。
語＠にこれ等駆動トう／ジスタのエミッタＶＣｔｘ続さ
れている。１本の語徘を選択するために、アドレス解読
器の対応する出力はこの線に関連する駆動トう／ジスタ
を導通して、選択されない線に関連する駆動トう７ジス
タｔブロツクする。
駆動トう／ジスタのコレクタは夫々パッド１２−１乃至
１２−ｎに接続されていて、適切なバイアス電圧がこれ
に印加され得る。駆動トう７ジスタのベースはショット
キ・ダイオードＤ１乃至Ｄｎの陽極に接続されておシ、
ダイオードの陰極にパッド１３−１乃至１３−ｎに接続
されている。
このパッドに（ゴ適切な醒１玉が以下説明されζ、４ｑ
＜印加される。駆動トう／ジスタのエミッタは抵抗器Ｒ
１乃至Ｒｎを介してパッド１４−１乃至１４−ｎに接続
てれている。
同一行のセルの点ＢｆＩビット線ＢＬに接続されている
。ｎ本のビット線ＢＬ１乃至ＢＬｍがｍ／に線よＣ１ｆ
ｆるｋ（固の群をなして配列されている。
この実施例では、ｍは２８８に等しく、ｋ−１６であり
、従って、ビット線は１８本の線より成る１６蘭の群に
配列されていて、１語の１８ビットの線が同時にアドレ
スされる。各群は１６本の線ＢＳｌ乃至Ｂ５１６によっ
てアドレスされている。
線ＢＳｌ乃至Ｂ５１６の各々は概略的に図示された如く
１８本のビット線に接続されている。この配列体は周知
であり、本発明の要旨に属するものではない。この型の
実施列は１つの例として選択されただけである。
線ＢＳｌ乃至Ｂ５１６はビット線アドレス解読器１５に
よって選択され、解読器１５は４つのアドレス信号ＩＢ
Ｏ乃至ＩＢ３から、線ＢＳｌ乃至Ｂ５１６の１つを選択
するために出力１６−１乃至１６−ｎに適切な選択信号
を発生する。この機能を具体「ヒするのに使用され得る
回路は第６図に示されている。
ビット＠は一方では抵抗器１７−１乃至１７−ｍｋ介し
て線Ｂ　Ｓ　１乃至Ｂ５１６に接続され、他方工は１８
蘭の検出兼プログラム回＠１８−１７’７至１Ｂ＝１８
に接続されている。
図面では２個の検出兼プログラム回路１８−１乃至１８
−１８ａ：示している。上記回路な同一でろり、以下唯
１つの回＠１８−１ａ：説明する。
回＠ｉ　ｓ　−ｉはトう／ラスタ１９−１乃至１９−１
６會含み、そのエミッタはＷＢＳｌ乃至Ｂ５１６１でよ
って選択されるビット線に接続されている。トランジス
タ１９−１乃至１９−１６のベースはパッド２０に接続
されている。共通］−ド２１に接続されたそのコレクタ
の場合も同様の事が成立つ。飽和防止ンヨツトキ・ダイ
オードＳ１の陽極はパッド２０に接続され、陰極はノー
ド２１に接続されている。
パッド２０は、メモリ読取りモードでは適切なバイアス
電圧に１セル２（Ｉｉ！ｉｌ性比するためにはプログラ
ム電圧に接続される。
読取り回路の出力が読叡られるテーク・ピッＩ・を与え
る。この回＠は共通のパッドに接続された抵抗器２３＆
び２ａ２含み、抵抗器２４の第２のパッドはシード２１
に接続され、抵抗器２３の第２のパッドはパッド２５に
接続され、パッド２５には夫々読取りモード及びプログ
ラム・モードで適切な亀子が印加される、抵抗器２３及
び２４の共通点はダイオードに形成されｆｃｌ・う／ラ
スタ２６のコレクタに接続されている。Ｉ・う／ラスタ
２６のエミッタはトランジタ２７のベースに接続されて
おり、該ベースは該ベースと大地間に配列されている抵
抗器２８によってバイアスされている。
トう／ラスタ２フのエミッタは同様に大地に接続されて
おり、そのコレクタは抵抗器２９全介してパッド３０に
接続されている。パッド６０には読敗りモー　ド及びプ
ログラム・モードにおいて異なる電圧が印１）口される
。トう／ラスタ２フのコレクタ及びベース間には飽和防
ＩＥショットキ・ダイオードＳ２が与えられている。
種々のパッドに印υ口される種々の電圧の値は好ましい
実施例においては次の通りである。他の値も、これ等が
誘電体材料を破壊する限り選択され得る。
次にこの様な組立体の動作について説明する。
すべてのセルは第１図に示された如く製造され、従って
これ等は０状態にあるものと仮定される。
選択されたセルをパ１　″′にプログラムするため、即
ち誘電体を破壊するためには、パッド１２−１乃至１２
−ｎ、並ひに１３−１乃至＋３−ｎｌグ＋５ボルトの高
い値に七ノドされる。セルＣ１１が選択されるものとす
る。この目的のために、語叢ＷＬ１が選択される。この
事実により、セルＣ１１のトう／ジスタのベースに印ｖ
Ｏされる電ＩＥば＋５ボルトよりわずかに低くなる。ビ
ット線ＢＬＩは線ＢＳＩ上の電らγ紫降下する事によっ
て選択される。
パッド２０ば０．８ボルトにセットされ、誘電体層にま
たがる電圧は略４２ボルトになる。パッド２５及び３０
はプログラム・モードでは５ボルトにセットされ、関連
トう／ジスタが防護される。
読駿りモードにおいてに、組立体（グセルのトう／ジス
タのエミッタをセットするかもしくにしない事によって
個性ｒｌｌｌ、されたメモリとして動作し、１つの語線
に接続された＠ＢＳＩ乃至Ｂ５１６の１つによってアド
レスされる１８個のセルの状態（１５） を読取る。語＠は所望の線ＢＳｊと同様に選択され、回
路１８−１乃至１８−１８は出力２２ｉ介してアドレス
されたセルの状態Ｖこ対応する２進情報を与える。この
通常の動作はこの明細書中では詳細に説明されない。
第５図及び第６図は夫々第４図の回路１０及び１５とし
て使用される２つの解読回路を示す、第５図の回路は８
１１ｉｉ１の真／補数値発生器ＡＷＯ乃至Ａ　Ｗ　７　
？ｃ含み、その入力はアドレス・ビット■ＷＯ乃至ＩＷ
７ｉ受暇る。そのｂ−で参照された出力は入力信号の補
数値を与え、第２の出力は上記信号の真値を与える。解
読器０滲はショットキ・ダイオードの７トリツクスより
成る。７トリツクスの各垂直線は駆動トラノジスタＷＤ
１乃至ＷＤｎのベースに接続され、水平線は発生器ＡＷ
Ｏ乃至ＡＷ７の出力線より収る。ダイオードの陽極は垂
直線及び陰極は水平線に接続されており、例えば＠ＷＬ
１に対する語線のアドレス信号０００００００　＋１が
入力ＩＷＯ乃至ＩＷ７に印７Ｊｌ］され、対応するダイ
オードがナベでブロックされて、パ（１６） ラド５０−１に印加された電圧に等しい高レベル信号が
トラノジスタＷＤＩのベースに印加されろうプログラム
・モードにおいては、この覗Ｅは５ボルトであり、通常
の読取りモードでＬＦｌ　これはろ４ボルトである。
ビット線アドレス解読器は同一〇方法で形成されるが、
１６本線のＢＳＩ乃至Ｂ５１６中■唯１本の藪が選択き
れるので、アドレス１百号ＩＢＯ乃至ＩＢ３のビットを
受取るわずか４つの真／補数値発生器ＡＢＯ乃至ＡＢ３
より＠：り、駆動回路ＢＤｌ乃至ＢＤ１６は選択された
＠Ｂ　Ｓ　１乃至Ｂ５１６に低レベルを印υ口する。
第７図及び第７−１図を参照して、次にケイ素材料中で
、語＠ＷＬ　１及び語線ｗｔ、２Ｃ第４図上に示されて
いる）及びビット線Ｂ　Ｌ　１に接続σれた２つのセル
、レリえばＣ１１及びＣＩ２の配列体ｒ説明している。
ピノ）・線ｎＬ１は断面図である第７−１１図に示され
た如く第１の金属（ヒレベルに存在し、語線ＷＬ１及び
ＷＬ２μ第２μ金属化レベルに接続されている。この２
つのレベルは成る絶縁材料によって分離されている。セ
ル・トう／ジスタ（１ベースを形成するＰ添加層７０中
に集積されている。第７図を参照するに、この層は参照
番号７０−１及び７０−２４−帯びている。エミッタ７
１ＯＮ＋領域が与えられ誘電体層２は上記Ｎ＋領域上に
配列されている。領域７２はトう／ジスタのサブ・コレ
クタを形成している。
第７図において、ベース・コ／タクｌ−は７３−１及び
７３−２で参照され、エミッタ開孔は７４−１及び７４
−２で参照されている。
語線ＷＬ１及びｗ　Ｌ　２　Ｔｔｘ貫通体７５−１及び
７５−２を介してトう／ンスタのベースに接続されてい
る。
コレクタのコノタクトはこの図にはボされていない。い
くつかのトう／ジスタのコレクタは同−ＷＬＦＥに接続
されなければならないので、いくつかのトランジスタに
対する共通のコノタクトを有し、組立体の適切な点に位
置する事が可能である。この配列体は通常のものである
ので、この明細書中では詳細には説明されない。
誘電体１はケイ素材料の追ＩＪＤの表面を占有しないの
で、第７図及び第７−１図はメモリ組立体が極めて稠密
であり得る事？示している。
本発明の組立体［ＮＰＮＩ・う／ジスタケ含むセルより
成るものとして説明されたが、制御ｉ＋１電８Ｅが修正
されて例えばＰＮＰＩ−ラ７ジスタの如き他の型のトラ
ンジスタを使用する事もｏＪ能である。
【図面の簡単な説明】
第１図はプログラム段階の実行の前のメモリ・セルの概
略図である。第２１図ハブログラム段階の実行の後の同
一メモリ・セルの概略図である。第３図は２つの可能な
状態におけるセル中の電流密度を表わした曲＠を示す。 第４図は電気的にプログラム可能な読取り専用メモリ？
与えるセル配列体の概略図である。第５１図は第４図の
配列体に使用され得る語線アドレス解読器の１例である
。第６図は第４図の配列体に使用され得るビット線アド
レス解読器の１例である。第７図は２つの集積メモリ・
セル並ひに対ヒする語線及びピット＠ヲ有する平面図で
ある。第７−１図は第７図の線■−■に沿う断面図であ
る。 ２・・・誘電体層、１０・・・・語線アドレス解読器、
１２．１３．１４．２０．２５．３０・・・・読取りモ
ード及びプログラム・モードで異なる）ＩＥＲＥが印す
口されるパッド、１５・・−・ビット線アドレス解読５
、Ｃｉｋ・・・・セル、ＢＬ・・・・ピッｌ−線、ＷＬ
・・・・語線、１８・・・・検出兼プログラム回路、Ｂ
Ｓ・・・・語群選択線。 出　願人　イノタプカンヨナル・ビジネス・マンｉ／ズ
・コ（／−ショ／（２３４５ ｆルトーー→− ８　；　　＝　　＝ −一〇− 第１頁の続き １’　　明　者　ビニール・モリエールフランス国７７
３１０ボアシズー ルーロアーサン・ファルジョ・ ポンチエリ・リュ・ド・ポンチ エリ１５番地

Claims (6)

    【特許請求の範囲】
  1. （１）　　メモリ・セルがビット線及び語線の交点に立
    置する様に７トリツクス状に配列された電気的にプログ
    ラムｏＴｔｉＱな読取り専用メモリであって、各セルは 語線に接続されたベース領域、第１の電圧パットに接続
    されたコレクタ領域及びエミッタ領域を有するバイポー
    ラ・トランジスタと、 エミッタ領域上に付着された誘電体層であってその上部
    がビット線に接続された破壊可能な誘電体層より成る電
    気的にプログラム可能な読取り専用メモリ。
  2. （２）　　上記誘電体層は遷移金属酸化物の群から選択
    された材料より成る事を特徴とする特許の範囲第（１）
    項記載のプログラム可能な読取り専用メモリ。
  3. （３）　　上記誘電体層はチタノ酸バリウムよ９戎る事
    を特徴とする上記特許請求の範囲第（１）項記載のプロ
    グラム可能な読取り専用メモリ。
  4. （４）上記誘電体層はチタン酸ス１・口／チウムより成
    る小金特徴とする上記特許請求の範囲第（１）項記載の
    プログラム５′ｆ能な読取り専用メモリ。
  5. （５）　　上記誘電体＠はアモルファス・ケイ素より成
    る事を特徴とする上記特許請求の範囲第（１）項記載の
    プログラム５Ｔ能な読取り専用メモリ。
  6. （６）　　上記アモルファス・ケイ素は１乃至２％ノ噴
    素を含む＠を特徴とする上記特許請求の範囲第（５）項
    記載のプログラム可能な読取り専用メモリ。
JP57064842A 1981-06-25 1982-04-20 電気的にプログラム可能な読取り専用メモリ Pending JPS583193A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP81430019A EP0068058B1 (fr) 1981-06-25 1981-06-25 Mémoire morte électriquement programmable
FR814300190 1981-06-25

Publications (1)

Publication Number Publication Date
JPS583193A true JPS583193A (ja) 1983-01-08

Family

ID=8188591

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57064842A Pending JPS583193A (ja) 1981-06-25 1982-04-20 電気的にプログラム可能な読取り専用メモリ

Country Status (4)

Country Link
US (1) US4488262A (ja)
EP (1) EP0068058B1 (ja)
JP (1) JPS583193A (ja)
DE (1) DE3175263D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
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