JPS5832430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5832430A JPS5832430A JP56131016A JP13101681A JPS5832430A JP S5832430 A JPS5832430 A JP S5832430A JP 56131016 A JP56131016 A JP 56131016A JP 13101681 A JP13101681 A JP 13101681A JP S5832430 A JPS5832430 A JP S5832430A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- semiconductor layer
- mask
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials
- H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
- H10P50/696—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials
- H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials
- H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
- H10P50/695—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group IV materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks or sidewalls or to modify the mask
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
Landscapes
- Element Separation (AREA)
- Weting (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法化関しｓＩＦ＃に、ｌ
（：、ＬｔｌＣなどの素子間分離技術を改嵐した製造方
法番と係る。
（：、ＬｔｌＣなどの素子間分離技術を改嵐した製造方
法番と係る。
従来、半導体装置、Ｉ！＃に、バイポーラＩＣ。
）’１０８Ｉｃの製造における素子間分篩方法としては
、ＰＮＮ接合分離１択択酸化法どが一般的に用いられて
いる。
、ＰＮＮ接合分離１択択酸化法どが一般的に用いられて
いる。
しかしながら、このような方法には１種々の欠点がある
。たとえばｐｎ接合分離法では１分離拡散部の横方向拡
散が大きいため集積度が低下する。又１選択酸化法では
、フィールド端部での酸化膜のくい込みによるストレス
の増大が。
。たとえばｐｎ接合分離法では１分離拡散部の横方向拡
散が大きいため集積度が低下する。又１選択酸化法では
、フィールド端部での酸化膜のくい込みによるストレス
の増大が。
結晶欠陥を生じさせ、しかも、このくい込みにより、パ
ターン変換差が大きくなる。このため。
ターン変換差が大きくなる。このため。
かかる方法では、高集積度化に限界がある。
このようなことから１本出願人は次のような新規な素子
分離方法を既に提案した。たとえば第１図の如く半導体
層ｌに幅Ｗ、、深さＤＩの垂直あるいは、はぼ垂直な側
面を有する凹臘の溝部２を形成する。この場合、溝ｓ１
の深さＣＤＩ）と幅（Ｗ、）の比が比較的小さいと、喝
！図に示されている如く溝ｌＢ２の幅Ｗ、の半分よりも
充分厚い絶縁膜１を堆積させると、溝ｓ１は除々に埋込
まれ、絶縁膜１の表面が平坦な状態トなる。つづいて絶
縁膜１をエツチングして半導体層ｌの主平面を露出させ
て、溝ｓｚ内に絶縁分離領域を形成することが出来る（
図示せず）。しかしながら、この方法において、溝部深
さくＤＩ）を幅（ｗｔ ） Ｊζ比べてどんどん大きく
してゆくと（Ｄ２ ＞ ＤＩ ） 、第２図に示される
如く。
分離方法を既に提案した。たとえば第１図の如く半導体
層ｌに幅Ｗ、、深さＤＩの垂直あるいは、はぼ垂直な側
面を有する凹臘の溝部２を形成する。この場合、溝ｓ１
の深さＣＤＩ）と幅（Ｗ、）の比が比較的小さいと、喝
！図に示されている如く溝ｌＢ２の幅Ｗ、の半分よりも
充分厚い絶縁膜１を堆積させると、溝ｓ１は除々に埋込
まれ、絶縁膜１の表面が平坦な状態トなる。つづいて絶
縁膜１をエツチングして半導体層ｌの主平面を露出させ
て、溝ｓｚ内に絶縁分離領域を形成することが出来る（
図示せず）。しかしながら、この方法において、溝部深
さくＤＩ）を幅（ｗｔ ） Ｊζ比べてどんどん大きく
してゆくと（Ｄ２ ＞ ＤＩ ） 、第２図に示される
如く。
溝部２′の絶縁膜３内に空洞４が生じる。これは。
絶縁物の堆積成分が、必らずしも半導体層主平面に対し
て垂直な方向に堆積されるのではなく。
て垂直な方向に堆積されるのではなく。
半導体層主平面に対して斜方向の成分があり。
この斜方向成分が溝部２′の深い部分に侵入できず、溝
部２′の入口部で堆積されてしまうためである。
部２′の入口部で堆積されてしまうためである。
本発明は上記事情に―みなされたもので、半導体層に開
口側が幅の広い階段形状の溝部を形成することによって
、絶縁物等の分離材を該婢部内に残存させる際、斜方向
から堆積しても牌部内に空洞が生じるのを防止でき、高
信頼性の素子分離領域を備えた半導体装置の製造方法を
提供しようとするものである。
口側が幅の広い階段形状の溝部を形成することによって
、絶縁物等の分離材を該婢部内に残存させる際、斜方向
から堆積しても牌部内に空洞が生じるのを防止でき、高
信頼性の素子分離領域を備えた半導体装置の製造方法を
提供しようとするものである。
以下、本発明をＪ１３図（ａ）〜（ｈ）を参照して詳細
に説明する。
に説明する。
まず、半導体層１１上にマスク被膜１２を堆積する。こ
のマスク被膜としては、、７Ｉｌえは厚さ３００Ｇ−５
ｏｏｏｉのシリコン窒化膜等を挙げることができ、場合
によってはりン硅化ガラス膜、ボロン硅化ガラス膜等の
低溶融性絶縁膜。
のマスク被膜としては、、７Ｉｌえは厚さ３００Ｇ−５
ｏｏｏｉのシリコン窒化膜等を挙げることができ、場合
によってはりン硅化ガラス膜、ボロン硅化ガラス膜等の
低溶融性絶縁膜。
更には金属膜等を用いてもよい。また、マスク被！ｌｌ
ｌ５Ｍと半導体層１１の間にマスク被膜より薄い膜（図
示せず）を介在させてもよい。この場合、介在させる薄
い膜としては１例えば厚さ約５ｏｏｉのシリコン酸化膜
、マスク被膜として約３０００〜５ｏｏｏｉの多結晶シ
リコン膜が用いられる。つづいて、マスク被膜１２上の
溝部形成予定部以外を写真蝕刻法によりレジストパター
ン１３ｍ 、１ ｊｂ等を形成する（第３図（１）図示
）。
ｌ５Ｍと半導体層１１の間にマスク被膜より薄い膜（図
示せず）を介在させてもよい。この場合、介在させる薄
い膜としては１例えば厚さ約５ｏｏｉのシリコン酸化膜
、マスク被膜として約３０００〜５ｏｏｏｉの多結晶シ
リコン膜が用いられる。つづいて、マスク被膜１２上の
溝部形成予定部以外を写真蝕刻法によりレジストパター
ン１３ｍ 、１ ｊｂ等を形成する（第３図（１）図示
）。
次いで、レジストパターン１３ｍ、’ＩＭｂｆマスクと
してマスク被膜１２をエツチング除去し、更番こその下
の半導体層１１をエツチング除去して第１の溝部１４を
形成する（第３図（ｂ）図示）。この場合、エツチング
手段としてはりアクティブイオンエツチング等の異方性
エツチングを採用すれば、マスク被膜１２のエツチング
部が画直或いは垂直に近い側面を有することになり、第
１の溝部１４も同様化垂直或いは垂直に近い側面を有す
ることになる。但し、他のエツチング手段で逆テーパ状
の側面を有するようにエツチングしてもよい。
してマスク被膜１２をエツチング除去し、更番こその下
の半導体層１１をエツチング除去して第１の溝部１４を
形成する（第３図（ｂ）図示）。この場合、エツチング
手段としてはりアクティブイオンエツチング等の異方性
エツチングを採用すれば、マスク被膜１２のエツチング
部が画直或いは垂直に近い側面を有することになり、第
１の溝部１４も同様化垂直或いは垂直に近い側面を有す
ることになる。但し、他のエツチング手段で逆テーパ状
の側面を有するようにエツチングしてもよい。
次いで、レジストパターンｌ１ｍ、１３ｂｌｉ−除去し
た後、溝ＷＡｘａを含むマスク被膜Ｘａａ。
た後、溝ＷＡｘａを含むマスク被膜Ｘａａ。
１２ｂ゛上に該溝部１４の幅の半分より薄い膜厚のマス
ク材形成用薄膜１５を堆積する（第３図（Ｃ）図示）。
ク材形成用薄膜１５を堆積する（第３図（Ｃ）図示）。
ここに用いる薄膜１５は半導体層１１に対して選択エツ
チング性を有する材料。
チング性を有する材料。
例えばＣＶＤ−８ｉ０ｔ、多結晶シリコン、金属等を選
べばよい。つづいて、半導体層１１主面に対して垂直方
向にエツチングが進行する異方性エツチングにより薄膜
１５の膜厚程度除去して第１の溝部１４の内側面に薄膜
を残存させてマスク材１６ａ、 １ｇｂを形成する（第
３図（ｄ）図示）。
べばよい。つづいて、半導体層１１主面に対して垂直方
向にエツチングが進行する異方性エツチングにより薄膜
１５の膜厚程度除去して第１の溝部１４の内側面に薄膜
を残存させてマスク材１６ａ、 １ｇｂを形成する（第
３図（ｄ）図示）。
この時、第１の溝８ｔ１１４底面に半導体層１１が露出
する。
する。
次いで、マスク被膜ｚ２及びマスク材１６８゜１６ｂを
用いて第１の溝部１４底面の半導体層１１をエツチング
して第２の溝＠１’Ｆを形成する（第３図（６１図示）
。この場合、エツチング手段として異方性エツチングを
用いれば垂直もしくはほぼ垂直に近い側面を有する第２
の溝部１７を形成し得る。
用いて第１の溝部１４底面の半導体層１１をエツチング
して第２の溝＠１’Ｆを形成する（第３図（６１図示）
。この場合、エツチング手段として異方性エツチングを
用いれば垂直もしくはほぼ垂直に近い側面を有する第２
の溝部１７を形成し得る。
次いで、第１の溝＠１４１００マスク材１６ｍ。
１１ｉｂを等方性のエツチング等で除去した後（第３図
（ｆ）図示）、第１．第２の溝部１４゜１ｒを含むマス
ク被ｇ Ｘ Ｚ１化分離材形成膜ＩＩを第１の溝部１４
の幅の半分よりも充分厚い膜厚で堆積する（第３図（ｇ
）図７？）。この場合。
（ｆ）図示）、第１．第２の溝部１４゜１ｒを含むマス
ク被ｇ Ｘ Ｚ１化分離材形成膜ＩＩを第１の溝部１４
の幅の半分よりも充分厚い膜厚で堆積する（第３図（ｇ
）図７？）。この場合。
分離材形成材料はまず第２の溝ＷＡｘｒを埋没させ、更
に第１の溝部１４内に空洞を生じることなく完全に埋没
する。かかる分離材形成膜１８の形成手段としては１例
えばＣＶＤ法、ＰＶＤ法等により絶縁材料を堆積する方
法、半導体層１１を直接酸化して酸化物で埋没する方法
、或いは第１．第２の溝部の側面もしくは底面に多結晶
シリコン等の被酸化物膜を形成し、これを酸化すること
によって溝部を埋没する方法１等を採用し得る。前記絶
縁材料としては１例えば。
に第１の溝部１４内に空洞を生じることなく完全に埋没
する。かかる分離材形成膜１８の形成手段としては１例
えばＣＶＤ法、ＰＶＤ法等により絶縁材料を堆積する方
法、半導体層１１を直接酸化して酸化物で埋没する方法
、或いは第１．第２の溝部の側面もしくは底面に多結晶
シリコン等の被酸化物膜を形成し、これを酸化すること
によって溝部を埋没する方法１等を採用し得る。前記絶
縁材料としては１例えば。
８１０、 、８ｔ、Ｎ、。或いは五ｌ＊Ｏ３等を挙げる
ことができ、場合によってはリン硅化ガラス、ボロン硅
化ガラス等の低溶融性の絶縁材料を用いてもよい。なお
絶縁材料或いは導電体材料の堆積に先立って、半導体層
の全体、もしくは、溝部の少なくとも一部を酸化又は窒
化処理して、溝部が嶌がれない１ｒ度の酸化膜、又は、
窒化膜を形成させてもよい。このような方法を併用する
ことによって得られた、素子分離領域は溝部の半導体層
に接した。１緻密性に優れた酸化膜又は窒、１ 化膜と性縁材料とから構成され、絶縁体材料のみからな
るものに比べて素子分離領域を著しく向上できる。更に
分離材形成材料の堆積後、その形成膜の全体もしくは一
部の表層に低溶融化物質１例えばボロン、リン、硅素等
をドーピングし、熱処理して該形成膜のドーピング層を
溶融するか、或いは前記形成膜の全体もしくは一部の上
に低溶融性絶縁材料１例えばボロン硅化ガラス（８８Ｇ
） 、リン硅化ガラス（Ｐ２Ｏ）、或いは砒素硅化ガラ
ス（Ａ鴇８Ｇ）等を堆積し、この低溶融性絶縁膜を溶融
するか、いずれかの処理を施してもよい。このような手
段を採用することによって１分離材形成材料の堆積条件
によって溝部番こ対応する部分が凹状となった場合。
ことができ、場合によってはリン硅化ガラス、ボロン硅
化ガラス等の低溶融性の絶縁材料を用いてもよい。なお
絶縁材料或いは導電体材料の堆積に先立って、半導体層
の全体、もしくは、溝部の少なくとも一部を酸化又は窒
化処理して、溝部が嶌がれない１ｒ度の酸化膜、又は、
窒化膜を形成させてもよい。このような方法を併用する
ことによって得られた、素子分離領域は溝部の半導体層
に接した。１緻密性に優れた酸化膜又は窒、１ 化膜と性縁材料とから構成され、絶縁体材料のみからな
るものに比べて素子分離領域を著しく向上できる。更に
分離材形成材料の堆積後、その形成膜の全体もしくは一
部の表層に低溶融化物質１例えばボロン、リン、硅素等
をドーピングし、熱処理して該形成膜のドーピング層を
溶融するか、或いは前記形成膜の全体もしくは一部の上
に低溶融性絶縁材料１例えばボロン硅化ガラス（８８Ｇ
） 、リン硅化ガラス（Ｐ２Ｏ）、或いは砒素硅化ガラ
ス（Ａ鴇８Ｇ）等を堆積し、この低溶融性絶縁膜を溶融
するか、いずれかの処理を施してもよい。このような手
段を採用することによって１分離材形成材料の堆積条件
によって溝部番こ対応する部分が凹状となった場合。
その凹状部を埋めて平坦化できる。
次いで、＝スフ被膜１ ｚａ、！分離材形成膜、８を該
〜スフ被膜ｔ ｚａ’Ｍ’＠が露出するまで全面エツチ
ングして除去し、第１．第２の溝部１４、ＩＦ内に分離
材１ｆｉを残置させ素子分離領域１０を形成する（第３
図（ｈ）図示）。ここに用いるエツチング手段としては
、１Ｐ１えば湿式のエッチャント或いはプラズマエラチ
ャンを用いる全面エツチング法、又はリアクティブイオ
ンエツチング法等を採用し得る。但し、これらのエッチ
ャントはマスク被膜Ｉ Ｊｔ対してエツチング性がない
か、もしくはエツチングの少ない溝＋！ＢＩ４．ＩＦに
埋没した分離材１ｇをエツチングしにくいエッチャント
でエツチングし、除去する。この際、マスク被膜下に薄
い膜があれば、これもエツチングにて除去して、半導体
層の表面を露出させる。この時、第３図（ｌ目と示す如
く、素子分離領域１０の分離材ｌ＃の先端が。
〜スフ被膜ｔ ｚａ’Ｍ’＠が露出するまで全面エツチ
ングして除去し、第１．第２の溝部１４、ＩＦ内に分離
材１ｆｉを残置させ素子分離領域１０を形成する（第３
図（ｈ）図示）。ここに用いるエツチング手段としては
、１Ｐ１えば湿式のエッチャント或いはプラズマエラチ
ャンを用いる全面エツチング法、又はリアクティブイオ
ンエツチング法等を採用し得る。但し、これらのエッチ
ャントはマスク被膜Ｉ Ｊｔ対してエツチング性がない
か、もしくはエツチングの少ない溝＋！ＢＩ４．ＩＦに
埋没した分離材１ｇをエツチングしにくいエッチャント
でエツチングし、除去する。この際、マスク被膜下に薄
い膜があれば、これもエツチングにて除去して、半導体
層の表面を露出させる。この時、第３図（ｌ目と示す如
く、素子分離領域１０の分離材ｌ＃の先端が。
半導体層１１表面から突出していて、突出部の側面が珈
直あるいはほぼ垂直に近い形状となっている。したがっ
て、素子分離領域２０が半導体層１１の表面に対して突
出した形状となっているため、この部分に、素子分離領
域に接する接合を形成しても、半導体層のほぼ垂直な１
ｌＩｉｉｉが露出していないので、接合の特性の悪化を
防止することができる。
直あるいはほぼ垂直に近い形状となっている。したがっ
て、素子分離領域２０が半導体層１１の表面に対して突
出した形状となっているため、この部分に、素子分離領
域に接する接合を形成しても、半導体層のほぼ垂直な１
ｌＩｉｉｉが露出していないので、接合の特性の悪化を
防止することができる。
さらには、かかる突出した素子分離領域を有する半導体
層の全面に２０００〜ａｏｏｏ５ｉの薄い絶縁膜を堆積
させ、その後、異方性のりアクティブ・イオン−エツチ
ングによって薄い絶縁膜を、突出した素子分離領域のほ
ぼ垂直に近い側面にだけ残すことができ、半導体層の溝
部の側面を露出を、さらに防止することができもこの様
に本発明による製造方法を用いれば突出した素子分離領
域で分離された領域に良好な特性をもった素子を形成す
ることができる。又この様な方法をくり返す事によって
多段の溝部を形成する事も容易である。
層の全面に２０００〜ａｏｏｏ５ｉの薄い絶縁膜を堆積
させ、その後、異方性のりアクティブ・イオン−エツチ
ングによって薄い絶縁膜を、突出した素子分離領域のほ
ぼ垂直に近い側面にだけ残すことができ、半導体層の溝
部の側面を露出を、さらに防止することができもこの様
に本発明による製造方法を用いれば突出した素子分離領
域で分離された領域に良好な特性をもった素子を形成す
ることができる。又この様な方法をくり返す事によって
多段の溝部を形成する事も容易である。
次に１本発明の詳細な説明する。
実施例１５
〔１〕まず、ｐ型半導体基板Ｅｅｌに選択的にｎ＋埋込
み層１０Ｍを形成し、更ζこｎｌＩのエビダキシャル半
導体層１０Ｍを成長させた。つづいて。
み層１０Ｍを形成し、更ζこｎｌＩのエビダキシャル半
導体層１０Ｍを成長させた。つづいて。
半導体層１６３上にＣＶＤ法によりシリコン窒化膜１０
４を堆積した後、シリコン窒化膜１０４上の素子分離領
域予定部以外に写真蝕刻法によりレジストパターン１０
１ｍ−１８ＩＣを形成した（第４図（ａ）図示）。
４を堆積した後、シリコン窒化膜１０４上の素子分離領
域予定部以外に写真蝕刻法によりレジストパターン１０
１ｍ−１８ＩＣを形成した（第４図（ａ）図示）。
〔１１〕次いで、レジストパター７ ｒ ｏ ｉ ａ
−ｒａｓｃをマスクとしてシリコン窒化膜１０４．半導
体ｊｆｌ Ｚ Ｏｘを順次エツチングして半導体４１ｏ
１に幅が約２７７ｍの第１の溝部１０６ ｍ 、 １０
６ｂを形成した。つづいて全面にマスク材形成用薄膜（
！： Ｌ／ テ’） 厚す約５ Ｑ ＯＯＸ ’） Ｃ
Ｖ Ｄ−８’Ｏｔ １ｉｌｉ７６Ｆを全面に堆積した
（Ｍ４図（ｂ） ［示）。ひきつづき、半導体層１０１
の主表面に対して垂直な方向性を６つＲＩｌｉによって
ＣＶＤ−５ｔ。
−ｒａｓｃをマスクとしてシリコン窒化膜１０４．半導
体ｊｆｌ Ｚ Ｏｘを順次エツチングして半導体４１ｏ
１に幅が約２７７ｍの第１の溝部１０６ ｍ 、 １０
６ｂを形成した。つづいて全面にマスク材形成用薄膜（
！： Ｌ／ テ’） 厚す約５ Ｑ ＯＯＸ ’） Ｃ
Ｖ Ｄ−８’Ｏｔ １ｉｌｉ７６Ｆを全面に堆積した
（Ｍ４図（ｂ） ［示）。ひきつづき、半導体層１０１
の主表面に対して垂直な方向性を６つＲＩｌｉによって
ＣＶＤ−５ｔ。
＠１０１をエツチングして第１の溝部１１）ｇａ 。
ｌｏｔ；ｂｒＤ’ｆＮＲ面ニＣＶＤ−８ｉ０． （？ス
フ材）ｆｃ）Ｐａ−１０７ｄを残存させた（第４図（Ｃ
）＠示）。この時、第１の溝ｆｉｌ、ｘｏｔｔ；ａ、ｘ
Ｏｔｔｂの底面に半導体層１０１が露出した。
フ材）ｆｃ）Ｐａ−１０７ｄを残存させた（第４図（Ｃ
）＠示）。この時、第１の溝ｆｉｌ、ｘｏｔｔ；ａ、ｘ
Ｏｔｔｂの底面に半導体層１０１が露出した。
（ｉｉｌ１次いで、シリコン窒化膜１０４ｙｒ−１０４
ｃ及び残存ＣＶＤ−８ｉ”０．１０’１ａ−１０７ｒｄ
をマスクとして第１の溝＠１０’ｉ息、１０１ｉｂ底面
の半導体層１０Ｍをエツチングして第２の溝ｓｌｏ口。
ｃ及び残存ＣＶＤ−８ｉ”０．１０’１ａ−１０７ｒｄ
をマスクとして第１の溝＠１０’ｉ息、１０１ｉｂ底面
の半導体層１０Ｍをエツチングして第２の溝ｓｌｏ口。
１ｏａｂを形成し、更Ｉこ同様のマスクを用いてポロン
をイオン注入して第２の溝部１０８ａ。
をイオン注入して第２の溝部１０８ａ。
ｌ６ｌｂの底面にｐ型基板１０１に達するチャンネルカ
ット用のｐ十 型領域ＸＯり＠、１０９ｂを形成した（
第４図（ｄ）図示）。つづいて、第４図（ｅｌに示す如
くフッ化アレモニウム等で残存ＣＶＤ−８１０，ｒ ＃
Ｆａ −Ｚ ６ ｒｄヲ除去した。
ット用のｐ十 型領域ＸＯり＠、１０９ｂを形成した（
第４図（ｄ）図示）。つづいて、第４図（ｅｌに示す如
くフッ化アレモニウム等で残存ＣＶＤ−８１０，ｒ ＃
Ｆａ −Ｚ ６ ｒｄヲ除去した。
〔１ｖ〕次イテ、第１．第２の溝＠１０６８，１０６ｂ
。
。
ＪＯ８ａ、ｌ６ｌｂを含むシリコン膳化膜１０４ａ−１
０４Ｃ上に第１の溝＠１０６ｍ、１０６ｂＯ）幅よりも
充分厚い膜厚の分離材形成膜としてのＣＶＤ−５ｔＯ，
膜を堆積させ、このＳｔＯ，膜をシリコン窒化膜１６４
１−１ｆｊ４Ｇが露出するまで全面エツチングして第１
．第２の溝部ｔａｇｓ。
０４Ｃ上に第１の溝＠１０６ｍ、１０６ｂＯ）幅よりも
充分厚い膜厚の分離材形成膜としてのＣＶＤ−５ｔＯ，
膜を堆積させ、このＳｔＯ，膜をシリコン窒化膜１６４
１−１ｆｊ４Ｇが露出するまで全面エツチングして第１
．第２の溝部ｔａｇｓ。
ＩＣ＃ｂ、ｌａｍａ、１ｔｚｌｂ内に分離材としてのＣ
ＶＤ−８１０，１１６１、Ｉ １０ｂ＠残存させ素子分
離領域ｆ １１ ａ ｅ １１１ ｌｒｋを形成した。
ＶＤ−８１０，１１６１、Ｉ １０ｂ＠残存させ素子分
離領域ｆ １１ ａ ｅ １１１ ｌｒｋを形成した。
ひきつづき、露出したシリコン窒化ｆ１４ｔｏａ鳳〜１
０４ｆ、をプラズマエツチング法等により除去した（第
４図（ｆ）図示）。その後１図示しないが常法に従って
ｐ” ｆｌｉ領域１０９ｍ、Ｉａｌｌｂと素子分離領域
１１１Ｂ、ｌ１ｌｂで分離された層状のｎ型中導体層ｘ
ｏｚｂにｐｍベース領域、同ベース領域内にｎ十 型エ
ミッタ領域、半導体層１ （ｌＪｂにｎ十 型コレクタ
取出し鴫を形成し、更にベース、エミッタ、コレクタの
ｈｅ＠１７．を形成して縦形口ｐｎバイポーラトランジ
スタをａ遣した。
０４ｆ、をプラズマエツチング法等により除去した（第
４図（ｆ）図示）。その後１図示しないが常法に従って
ｐ” ｆｌｉ領域１０９ｍ、Ｉａｌｌｂと素子分離領域
１１１Ｂ、ｌ１ｌｂで分離された層状のｎ型中導体層ｘ
ｏｚｂにｐｍベース領域、同ベース領域内にｎ十 型エ
ミッタ領域、半導体層１ （ｌＪｂにｎ十 型コレクタ
取出し鴫を形成し、更にベース、エミッタ、コレクタの
ｈｅ＠１７．を形成して縦形口ｐｎバイポーラトランジ
スタをａ遣した。
しかして１本発明方法によれば次屹列挙する種々の効果
を有する。
を有する。
（１） 素子分離領域１１１ｓ、１ｌｌｂとなる溝部
が第１の溝部ｘ ｏ６ａ 、 ｔ ６ｇｂト、 ＣＩ）
１１部１０６ｍ、ｌ０６ｂの側面に残存したＣＶＤ−８
＋０． １０７ ａ ＃Ｉ ＯＦ ｄをマスクとしてエ
ツチング形成された第２の溝部１ｆｊｌｌａ、■）Ｊｌ
ｂと、からなる。つまり開口側の面積が広く、内部の面
積が狭い溝部を形成できるため、この溝部に分離材形成
膜を形成する際、溝部内に空洞が生じるのを防止でき、
ひいては溝部内に分離材を残存させることによって信頼
性、結縁耐圧の優れた素子分離領域１１１ｍ、Ｚｌｌｂ
を形成できる。
が第１の溝部ｘ ｏ６ａ 、 ｔ ６ｇｂト、 ＣＩ）
１１部１０６ｍ、ｌ０６ｂの側面に残存したＣＶＤ−８
＋０． １０７ ａ ＃Ｉ ＯＦ ｄをマスクとしてエ
ツチング形成された第２の溝部１ｆｊｌｌａ、■）Ｊｌ
ｂと、からなる。つまり開口側の面積が広く、内部の面
積が狭い溝部を形成できるため、この溝部に分離材形成
膜を形成する際、溝部内に空洞が生じるのを防止でき、
ひいては溝部内に分離材を残存させることによって信頼
性、結縁耐圧の優れた素子分離領域１１１ｍ、Ｚｌｌｂ
を形成できる。
（２） 素子分離領域１１１８．ｌ１ｌｂの面積は半
導体＠１０１に予め設けた第１．第２の溝部Ｊ６ｇａ、
ｆ＃＃ｂ、１０８８．ｌａｍｂ（特に第１の溝ＷＡ）の
面積で決まるため、溝部の面積を縮小化することによっ
て・容易に所期目的の黴細な素子分離領域１１１１．１
１１ｂを形成でき。
導体＠１０１に予め設けた第１．第２の溝部Ｊ６ｇａ、
ｆ＃＃ｂ、１０８８．ｌａｍｂ（特に第１の溝ＷＡ）の
面積で決まるため、溝部の面積を縮小化することによっ
て・容易に所期目的の黴細な素子分離領域１１１１．１
１１ｂを形成でき。
高集積度のバイポーラトランジスタを得ることができる
。
。
（３１素子分離領域Ｉ目Ｎ、１ｌｌｂの深さは１面積に
関係なく半導体層ｔｏｎに設けた第１の溝部１０６ａ、
１０１ｂと第２の溝様１０！１ｍ、ｌ０１１ｂの深さで
決まるため、その深さを任意に選択することが可能であ
ると共に、素子間の電流ＩＪ−り等を素子分離領域１１
１ｍ 、 ｌ ｌ ｌｂで確実に阻止でき、高性能のバ
イポーラトランジスタを得ることができる。
関係なく半導体層ｔｏｎに設けた第１の溝部１０６ａ、
１０１ｂと第２の溝様１０！１ｍ、ｌ０１１ｂの深さで
決まるため、その深さを任意に選択することが可能であ
ると共に、素子間の電流ＩＪ−り等を素子分離領域１１
１ｍ 、 ｌ ｌ ｌｂで確実に阻止でき、高性能のバ
イポーラトランジスタを得ることができる。
（４）第２の溝＠１０１１ａ、１０１１ｂを第１の溝部
ｒｅｉｎ、ｒｏｔｚｂ＠＠（Ｄ残存ＣＶＤ−８４０，１
０１ａ〜ｔｏｖｄに対して自重整合的に形成できるため
、この第２の溝部１０１１ａ、１０１１ｂ底部のｎｉｌ
の半導体層１０２にチャンネルカット用のｐ＋型領領域
１０９ａ１０９ｂを前記第１の溝＠Ｊ、ｒｔＪ６ｓ。
ｒｅｉｎ、ｒｏｔｚｂ＠＠（Ｄ残存ＣＶＤ−８４０，１
０１ａ〜ｔｏｖｄに対して自重整合的に形成できるため
、この第２の溝部１０１１ａ、１０１１ｂ底部のｎｉｌ
の半導体層１０２にチャンネルカット用のｐ＋型領領域
１０９ａ１０９ｂを前記第１の溝＠Ｊ、ｒｔＪ６ｓ。
ｘａｉｂ４ｃ対して残存ＣＶＤ−５ｔｏ、 １０１ａ
−ｒｏｒｄの厚さ分だけ雌して自己整合篩番こ形成でき
、ひいてはｎ十埋込み層１−０２とｐ十 型領域ｒ０９
ｍ、１０ｍｂとを所定の距離でへだでることが可能とな
り、接合耐圧の低下を防止できる。
−ｒｏｒｄの厚さ分だけ雌して自己整合篩番こ形成でき
、ひいてはｎ十埋込み層１−０２とｐ十 型領域ｒ０９
ｍ、１０ｍｂとを所定の距離でへだでることが可能とな
り、接合耐圧の低下を防止できる。
（５） 上記チャンネルカット用のｐ十 型領域１ｏ
ｙａ、１ｏ９ｂを形成した後においては、従来の選択酸
化法のような高温長時間の熱酸化工程をとらないため、
ｐ十型領域１０１１ｍ、ｌ０ｌｂが横方同番こ再拡散し
て素子形成領域のｎ十 埋込み１１０Ｍやトランジスタ
の活性領域まで到達しないので実効的な素子形成領域の
縮小化を防止することができる。この場合、不純物のド
ーピングをイオン注入により行なえばその不純物イオン
注入層を第２の溝部ｘ０１１ａ、ｘＤＭｂの底部に形成
することができ、そのイオン注入層が再拡散しても素子
形成領域の表層（トランジスタの活性部）にまで延びる
ことがないため、実効的な素子形成領域の縮小を防止で
きると共に。
ｙａ、１ｏ９ｂを形成した後においては、従来の選択酸
化法のような高温長時間の熱酸化工程をとらないため、
ｐ十型領域１０１１ｍ、ｌ０ｌｂが横方同番こ再拡散し
て素子形成領域のｎ十 埋込み１１０Ｍやトランジスタ
の活性領域まで到達しないので実効的な素子形成領域の
縮小化を防止することができる。この場合、不純物のド
ーピングをイオン注入により行なえばその不純物イオン
注入層を第２の溝部ｘ０１１ａ、ｘＤＭｂの底部に形成
することができ、そのイオン注入層が再拡散しても素子
形成領域の表層（トランジスタの活性部）にまで延びる
ことがないため、実効的な素子形成領域の縮小を防止で
きると共に。
トランジスタ活性部の不純物領域への阻止も防止できる
。
。
（６） 第１．第２の溝部ｘｏｅａ、ｔｏｇｙ目１ｍ
ｍ。
ｍ。
１０１１ｂの全てに分離材を残置させて素子分離領域１
１１ａ、１ｌｌｂを形成した場合、半導体基体は平坦化
されるため、その後の電極電線の形成に際して段切れを
生じるのを防止できる。
１１ａ、１ｌｌｂを形成した場合、半導体基体は平坦化
されるため、その後の電極電線の形成に際して段切れを
生じるのを防止できる。
実施例２゜
〔１〕まず、ｎ十 型中、導体基板ｔａＸ上にｎ型のエ
ピタキシャル半導体層２ｅｊＭを成長させた後、該半導
体層ｇｏｓにボロンを選択的にイオン注入し、熱処理し
て拡散させてｐａｌ半導体領域ｓｅｘを形成した。つづ
いて、全面にシリコン窒化膜２０４をＣＶＤ法により堆
積した後、シリコン窒化膜ｚＯ−上の素子分離領域予定
部以外に写真蝕刻法によりレジストパターン：ｔｏｓａ
〜２０５ｄを形成した（第５図（ａ）図示）。
ピタキシャル半導体層２ｅｊＭを成長させた後、該半導
体層ｇｏｓにボロンを選択的にイオン注入し、熱処理し
て拡散させてｐａｌ半導体領域ｓｅｘを形成した。つづ
いて、全面にシリコン窒化膜２０４をＣＶＤ法により堆
積した後、シリコン窒化膜ｚＯ−上の素子分離領域予定
部以外に写真蝕刻法によりレジストパターン：ｔｏｓａ
〜２０５ｄを形成した（第５図（ａ）図示）。
〔口１次いで、レジストパターン２ｍ９−２ｏｌｄをマ
スクとしてシリコン窒化１％ ｚ ｏ ａ及び半導体層
２０２を順次リアクティブイオンエツチング法で除去し
て第１の溝ＩＩ ２０６ ａ〜２０１ｃを形成した。つ
づいて、全面にマスク材形成用薄膜としてのＣＶＤ−８
這Ｏ１膜２０６を第１の溝部２０５ａ〜２ｏｓｃが塞が
らない程度に堆積した（第５図（ｂ１図示）。
スクとしてシリコン窒化１％ ｚ ｏ ａ及び半導体層
２０２を順次リアクティブイオンエツチング法で除去し
て第１の溝ＩＩ ２０６ ａ〜２０１ｃを形成した。つ
づいて、全面にマスク材形成用薄膜としてのＣＶＤ−８
這Ｏ１膜２０６を第１の溝部２０５ａ〜２ｏｓｃが塞が
らない程度に堆積した（第５図（ｂ１図示）。
（ｉｌｉ１次いで、ＲＩＢによってＣＶＤ−５ｌｏ、
１ｌｌｚｏｙをエツチングして第１の溝＠２０ｇｍ ＃
２０６ｄの内側面にＣＶＤ−５ｔｏ、 （図示せず）を
残存させた。
１ｌｌｚｏｙをエツチングして第１の溝＠２０ｇｍ ＃
２０６ｄの内側面にＣＶＤ−５ｔｏ、 （図示せず）を
残存させた。
つづいて、シリコン窒化［％ ２０４ ａ〜２０ｄｄ及
び残存ＣＶＤ−８１０，をマスクとして第１（７）１１
１ｓ２ｏｓａ〜２０６Ｇ底面の半導体層ｇｏｓをエツチ
ングし′て第２の溝部２６８ ａ −２０１１Ｃを形成
し。
び残存ＣＶＤ−８１０，をマスクとして第１（７）１１
１ｓ２ｏｓａ〜２０６Ｇ底面の半導体層ｇｏｓをエツチ
ングし′て第２の溝部２６８ ａ −２０１１Ｃを形成
し。
更に同様なマスクを用いて砒素をイオン注入して第２の
溝ｇ４１ｏＨａ−ｚｏａｃ底面にｎ十型半導体基板１０
１に達するチャンネルカット用のｎ＋型領領域３０＃ａ
〜２０９ｃ形成した。ひきつづき。
溝ｇ４１ｏＨａ−ｚｏａｃ底面にｎ十型半導体基板１０
１に達するチャンネルカット用のｎ＋型領領域３０＃ａ
〜２０９ｃ形成した。ひきつづき。
フッ化アンモニウム等で図示しない残存ＣＶＤ−８１０
，を除去し、更に全面に＃ｇｌの溝部２０５ａ〜ｚｏｓ
ｃの幅よりも充分厚い膜厚の分離材形成膜として（７）
ＣＶＤ−８ｔＯ，膜（図示せず）を堆積した後、この８
１０．膜をシリコン窒化膜２０４ａ〜ｔｏａｄが露出す
るまで全面エツチングして第１、嬉２の溝部１＃ｉｍ、
１０６Ｃ，１６１１ｍ−２６＆ｃ内に分離材としてのＣ
ＶＤ−５ｔｏ、 ２１０ ａ〜２１０Ｇを残存させ、素
子分離領域１１１ａ〜２１１Ｃを形成した。その後、露
出したシリコン窒化膜２０４８〜２ｔｊ４ｃをプラズマ
エツチング法により除去した（第５図（Ｃ）図示）。
，を除去し、更に全面に＃ｇｌの溝部２０５ａ〜ｚｏｓ
ｃの幅よりも充分厚い膜厚の分離材形成膜として（７）
ＣＶＤ−８ｔＯ，膜（図示せず）を堆積した後、この８
１０．膜をシリコン窒化膜２０４ａ〜ｔｏａｄが露出す
るまで全面エツチングして第１、嬉２の溝部１＃ｉｍ、
１０６Ｃ，１６１１ｍ−２６＆ｃ内に分離材としてのＣ
ＶＤ−５ｔｏ、 ２１０ ａ〜２１０Ｇを残存させ、素
子分離領域１１１ａ〜２１１Ｃを形成した。その後、露
出したシリコン窒化膜２０４８〜２ｔｊ４ｃをプラズマ
エツチング法により除去した（第５図（Ｃ）図示）。
ＯＶ）次いで、熱酸化処理を施して露出した半導体層上
に熱酸化膜１１１を成長させ、更に全面に多結晶シリコ
ン膜を堆積した後、フォトエツチング技術によりパター
ニングして素子分離領域２目」、２１１ｂで分離された
ｎｉｌ［の半導体領域ｔｏｚｂ上、及び素子分離領域ｚ
ｘｔｂ。
に熱酸化膜１１１を成長させ、更に全面に多結晶シリコ
ン膜を堆積した後、フォトエツチング技術によりパター
ニングして素子分離領域２目」、２１１ｂで分離された
ｎｉｌ［の半導体領域ｔｏｚｂ上、及び素子分離領域ｚ
ｘｔｂ。
２１１Ｇで分離させたｐｌＬの半導体領域２ｏｓ上に夫
々ゲート電極ｆｆＺｊ、、２褌、１．を形成した。
々ゲート電極ｆｆＺｊ、、２褌、１．を形成した。
つづいて、前記半導体領域：ｔｏｚｂ、ｇｏｚ以外をレ
ジストパターン（図示せず）で覆った後、該レジストパ
ターン、ゲート電極ｆｆＺｊ、、２１１１をマスクとし
て熱酸化膜ＭＩＸをエツチングしてゲート酸化膜２１４
．．１１−３を形成した。ひきつづき、低温で熱酸化処
理を施して多結晶シリコンからなるゲート電極１１ｓ、
、１１１ｇ周囲に厚いシリコン酸化！Ｉ！２１ｇ、、１
１６．を露出する半導体層上に薄いシリコン酸化膜（図
示せず）を成長させた後、薄いシリコン酸化膜を除去し
て開孔５１６２１６８〜２１６ｄを形成した。更に、ゲ
ート電極２１３．及びレジスト膜（図示せず）をマスク
としてｎ型の半導体領域１０ｇ＃こボロンをイオン注入
し、活性化処理してｐ十 型のソース、ドレイン領域２
１Ｆ、、ｊＪ＃、を形成した。
ジストパターン（図示せず）で覆った後、該レジストパ
ターン、ゲート電極ｆｆＺｊ、、２１１１をマスクとし
て熱酸化膜ＭＩＸをエツチングしてゲート酸化膜２１４
．．１１−３を形成した。ひきつづき、低温で熱酸化処
理を施して多結晶シリコンからなるゲート電極１１ｓ、
、１１１ｇ周囲に厚いシリコン酸化！Ｉ！２１ｇ、、１
１６．を露出する半導体層上に薄いシリコン酸化膜（図
示せず）を成長させた後、薄いシリコン酸化膜を除去し
て開孔５１６２１６８〜２１６ｄを形成した。更に、ゲ
ート電極２１３．及びレジスト膜（図示せず）をマスク
としてｎ型の半導体領域１０ｇ＃こボロンをイオン注入
し、活性化処理してｐ十 型のソース、ドレイン領域２
１Ｆ、、ｊＪ＃、を形成した。
更に、゛ゲート電極２１３．及びレジスト膜（図示せず
）をマスクとしてｐ型の半導体領域７１０３に砒素をイ
オン注入し、活性化処理してｎ十 型のソース、ドレイ
ン領域２Ｊ７．．２ＺＪＩ、を形成した（第５図（ｄ）
図示）。その後１図示しないが。
）をマスクとしてｐ型の半導体領域７１０３に砒素をイ
オン注入し、活性化処理してｎ十 型のソース、ドレイ
ン領域２Ｊ７．．２ＺＪＩ、を形成した（第５図（ｄ）
図示）。その後１図示しないが。
常法に従がって開孔部２ト１〜ｚｘ４ｄを介して各ソー
ス、ドレイン領域を接触するムｌ 配線を形成して相補
型ＭＯ８）ランジスタ（ＣＶＤ８）を製造した。
ス、ドレイン領域を接触するムｌ 配線を形成して相補
型ＭＯ８）ランジスタ（ＣＶＤ８）を製造した。
しかして、上記方法によれば、素子分離領域１１１ｔ＊
〜ｌ１ｌｃを構成するＣＶＤ ８ｊ０．１１０ａ−
１りＣによってｐチャンネルＭＯ８ＦｇＴとｎチャンネ
ルｈ１０８ Ｆｌ’ｒを分離できるのでｓ ｐ”型のソ
ース領域ｔｒｙ、（もしくはドレイン領域ｚ１ｇ１）と
ｎ十 型のソース領域ｚｌＦ、（もしくはドレイン領域
ｚｒｇ、）との間の接合耐圧を充分大きくでき、微細な
ＣＭＯｌｉを得ることができる。また、 ｌ’ｔ ＠
ｐｎｐ トランジスタ、即ち、ｐ＋型のソース領域ｔｒ
ｙ、（もしくはドレイン領域２ｉｇ、）を主ミッタ、基
板ｊ１７１に接するｎ型の半導体領域ｔｏｍｂをベース
、ｐｍの半導体領域２０１をコレクタとするトランジス
タに対して素子分離領域ｚｔｘｂとｎ十型領域２０１１
ｂがエミッタの少数キャリアの注入を抑えるため。
〜ｌ１ｌｃを構成するＣＶＤ ８ｊ０．１１０ａ−
１りＣによってｐチャンネルＭＯ８ＦｇＴとｎチャンネ
ルｈ１０８ Ｆｌ’ｒを分離できるのでｓ ｐ”型のソ
ース領域ｔｒｙ、（もしくはドレイン領域ｚ１ｇ１）と
ｎ十 型のソース領域ｚｌＦ、（もしくはドレイン領域
ｚｒｇ、）との間の接合耐圧を充分大きくでき、微細な
ＣＭＯｌｉを得ることができる。また、 ｌ’ｔ ＠
ｐｎｐ トランジスタ、即ち、ｐ＋型のソース領域ｔｒ
ｙ、（もしくはドレイン領域２ｉｇ、）を主ミッタ、基
板ｊ１７１に接するｎ型の半導体領域ｔｏｍｂをベース
、ｐｍの半導体領域２０１をコレクタとするトランジス
タに対して素子分離領域ｚｔｘｂとｎ十型領域２０１１
ｂがエミッタの少数キャリアの注入を抑えるため。
前記ｐｎｐ ）ランジスタの電流増幅率を抑制でき。
ひいてはＣｕ２Ｓ ４Ｉ有のラッチアップ現象を防止で
きる。
きる。
なお１本発明に係る半導体装置の製造方法は。
上記実施例の如（ｎｐｎバイポーラトランジスタやＣＶ
Ｄ８の製造のみに限らず、Ｉ”Ｌ等の他のバイポーラ型
半導体装置やｎチャンネル、ｐチャンネルのＭＯ８）ラ
ンジスタ等にも同様に適用できる。
Ｄ８の製造のみに限らず、Ｉ”Ｌ等の他のバイポーラ型
半導体装置やｎチャンネル、ｐチャンネルのＭＯ８）ラ
ンジスタ等にも同様に適用できる。
以上詳述した如く１本発明によれば半導体層に開−口側
が広幅の階段形状の第１．第２の溝部からなる溝部を形
成し、ここに分離材を残存させることによって、溝部内
に空洞の存在しない任意かつ微細な素子分離領域を形成
でき、もって高集積度、高信頼性で高性、能の半導体装
置を製造できる岬顕著な効果を有する。
が広幅の階段形状の第１．第２の溝部からなる溝部を形
成し、ここに分離材を残存させることによって、溝部内
に空洞の存在しない任意かつ微細な素子分離領域を形成
でき、もって高集積度、高信頼性で高性、能の半導体装
置を製造できる岬顕著な効果を有する。
【図面の簡単な説明】
第１図は本出願人が既に提案した方法により形成された
浅い素子分離領域を示す断面図、第２図は同方法により
形成された深い素子分離領域を示す断面図、第３図（ａ
）〜（ｉ）は本発明の素子分離領域の形成を示す工＠ｆ
ｒ面図、第４図（ａｔ〜ｆｆｌは本発明の実施例１にお
ける縦形ｎｐｎバイポーラの製造を示す工程断面図、第
５図ｆａｔ〜（ｄｉは本発明の実施例２におけるＣｖｏ
ｓの製造を示す工程断面図である。 １１・・・半導体＠、２２．１０４．１０４ＪＩ＃１０
４ｃ。 ！１７４．２１’）４１〜ｙｉｏ４ｄ・・・シリコン窒
化膜、１４゜１０６ｍ、１０６ｂ、２０６ｍ ＃２０１
ｉＣ−・第１の溝Ｓ。 ｒ６ａ、１６ｈ、ｌｏ’ｌａ、１０ｒｂ−残存ＣＶＤ−
８１０゜（マスク材）、 Ｉ’１．１１１８ｍ、ｌａ
ｍｂ、１１１１１鳳〜２０ ＃ ｂ ・・・第２の溝部
１９，１１０ａ、１１０ｂ、１ｌｌａ〜２１１Ｇ−・・
分離材、Ｆｌｏ、１１１ａ、１ｌｌｂ、ｌ１ｌｓ〜２１
１Ｇ・・・素子分離領域、１０１・・・ｐ型半導体基板
、１０２・・・ｎ十埋込み層、ｗａｓ、ｘｏｓａ−′
１０１ｃ・・・ｎ型の半導体層、１０９膳、１０９ｂ・
・・チ＝ ヤンネ゛ルカット用のｐ十 型領域、２０１
・・・Ｈａｌｌ半導体基板、ｔｏｓｓ〜２０２Ｃ・・・
ｎｆｌｌ半導体領域。 ２０ ｊ ・ｐ型半導体領域、２０９ｍ、２０り１）
、、、 ｆｉ＋型領域、 ！２１．．！１３．・・・
ゲート電極、！ＩＦ、。 ２１１、・・・ソース領域、２１ｇ、、２１ｇ、・・・
ドレイン領域。 ｌｌｉ ５ （ｅ） （ｄ） １／＋ 第３図 （ａ） （Ｃ） ］Ｕｌ （ｂ）
浅い素子分離領域を示す断面図、第２図は同方法により
形成された深い素子分離領域を示す断面図、第３図（ａ
）〜（ｉ）は本発明の素子分離領域の形成を示す工＠ｆ
ｒ面図、第４図（ａｔ〜ｆｆｌは本発明の実施例１にお
ける縦形ｎｐｎバイポーラの製造を示す工程断面図、第
５図ｆａｔ〜（ｄｉは本発明の実施例２におけるＣｖｏ
ｓの製造を示す工程断面図である。 １１・・・半導体＠、２２．１０４．１０４ＪＩ＃１０
４ｃ。 ！１７４．２１’）４１〜ｙｉｏ４ｄ・・・シリコン窒
化膜、１４゜１０６ｍ、１０６ｂ、２０６ｍ ＃２０１
ｉＣ−・第１の溝Ｓ。 ｒ６ａ、１６ｈ、ｌｏ’ｌａ、１０ｒｂ−残存ＣＶＤ−
８１０゜（マスク材）、 Ｉ’１．１１１８ｍ、ｌａ
ｍｂ、１１１１１鳳〜２０ ＃ ｂ ・・・第２の溝部
１９，１１０ａ、１１０ｂ、１ｌｌａ〜２１１Ｇ−・・
分離材、Ｆｌｏ、１１１ａ、１ｌｌｂ、ｌ１ｌｓ〜２１
１Ｇ・・・素子分離領域、１０１・・・ｐ型半導体基板
、１０２・・・ｎ十埋込み層、ｗａｓ、ｘｏｓａ−′
１０１ｃ・・・ｎ型の半導体層、１０９膳、１０９ｂ・
・・チ＝ ヤンネ゛ルカット用のｐ十 型領域、２０１
・・・Ｈａｌｌ半導体基板、ｔｏｓｓ〜２０２Ｃ・・・
ｎｆｌｌ半導体領域。 ２０ ｊ ・ｐ型半導体領域、２０９ｍ、２０り１）
、、、 ｆｉ＋型領域、 ！２１．．！１３．・・・
ゲート電極、！ＩＦ、。 ２１１、・・・ソース領域、２１ｇ、、２１ｇ、・・・
ドレイン領域。 ｌｌｉ ５ （ｅ） （ｄ） １／＋ 第３図 （ａ） （Ｃ） ］Ｕｌ （ｂ）
Claims (1)
- 【特許請求の範囲】 （１１半導体層に第１の溝部を選択的に形成する工程と
、この第１の溝部の内側面にマスク材を選択的に残置さ
せる工程と、帥記マスク材を用いて第１の溝ｌ１１底面
をエツチングして第２の溝部を形成する工程とを真備し
たことを特徴とする半導体装置の製造方法。 （２）第１の溝部の内側面にマスク材を形成するニーを
、第１の溝部を含む半導体層上にマスク材形成用薄膜を
堆積し、この被膜を半導体層主面に対して自直な方向に
異方性エツチングすることによって行なうことを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方法
。 ■ マスク材の除去後、第１．第２の溝部内に分離材を
残存させることを４１１１とする特許請求の範囲第１項
記載の半導体装置の製造方法。 （４）分離材を第１．第２の溝部内に残存させる前番こ
、少なくとも溝部の一部を酸化もしくは窒化旭還して酸
化膜又は窒化膜を形成することを特徴とする特許請求の
範囲第１項又は第３項記載の半導体装置の製造方法。 （５）第２の溝部を形成後、マスク材を残存させた状態
で該溝部底面化不純物をドーピングすることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 （６）第１の溝部を形成し、この溝部の内側面にマスク
材を形成した後、マ、スク材を用いて第１の溝部底面を
エツチングして第鵞の溝部を□ 形成する工程を、繰り
返すととｋよって多段形状の溝部を形成することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131016A JPS5832430A (ja) | 1981-08-21 | 1981-08-21 | 半導体装置の製造方法 |
| US06/410,081 US4472240A (en) | 1981-08-21 | 1982-08-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131016A JPS5832430A (ja) | 1981-08-21 | 1981-08-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832430A true JPS5832430A (ja) | 1983-02-25 |
Family
ID=15048014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131016A Pending JPS5832430A (ja) | 1981-08-21 | 1981-08-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832430A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500140A (ja) * | 1983-10-11 | 1986-01-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 相補型金属−酸化物−半導体デバイスを含む半導体回路 |
| JPH0445558A (ja) * | 1990-06-12 | 1992-02-14 | Mitsubishi Electric Corp | 素子分離構造の形成方法 |
| JPH05102295A (ja) * | 1991-10-09 | 1993-04-23 | Sharp Corp | 半導体素子分離領域の形成方法 |
| JPH1064993A (ja) * | 1996-06-27 | 1998-03-06 | Hyundai Electron Ind Co Ltd | 素子分離構造を有する半導体装置とその製造方法 |
| KR100400286B1 (ko) * | 1996-12-31 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성방법 |
| US6849919B2 (en) | 2001-08-13 | 2005-02-01 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| JP2005505918A (ja) * | 2001-10-04 | 2005-02-24 | ゼネラル セミコンダクター，インク． | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 |
| JP2005150731A (ja) * | 2003-11-14 | 2005-06-09 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓウェル構造およびその形成方法 |
| JP2009006453A (ja) * | 2007-06-29 | 2009-01-15 | Fujitsu Ltd | マイクロ構造体製造方法およびマイクロ構造体 |
| US7902597B2 (en) | 2006-03-22 | 2011-03-08 | Samsung Electronics Co., Ltd. | Transistors with laterally extended active regions and methods of fabricating same |
| JP2014209509A (ja) * | 2013-04-16 | 2014-11-06 | 大日本印刷株式会社 | インプリントモールドの製造方法 |
| CN109300893A (zh) * | 2018-09-29 | 2019-02-01 | 深圳市南硕明泰科技有限公司 | 功率器件保护芯片及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444478A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
-
1981
- 1981-08-21 JP JP56131016A patent/JPS5832430A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444478A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor device |
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61500140A (ja) * | 1983-10-11 | 1986-01-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 相補型金属−酸化物−半導体デバイスを含む半導体回路 |
| JPH0445558A (ja) * | 1990-06-12 | 1992-02-14 | Mitsubishi Electric Corp | 素子分離構造の形成方法 |
| JPH05102295A (ja) * | 1991-10-09 | 1993-04-23 | Sharp Corp | 半導体素子分離領域の形成方法 |
| JPH1064993A (ja) * | 1996-06-27 | 1998-03-06 | Hyundai Electron Ind Co Ltd | 素子分離構造を有する半導体装置とその製造方法 |
| US5904541A (en) * | 1996-06-27 | 1999-05-18 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor device having a shallow trench isolation structure |
| KR100400286B1 (ko) * | 1996-12-31 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성방법 |
| US7808031B2 (en) | 2001-08-13 | 2010-10-05 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US7268056B2 (en) | 2001-08-13 | 2007-09-11 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US7326627B2 (en) | 2001-08-13 | 2008-02-05 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US6849919B2 (en) | 2001-08-13 | 2005-02-01 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| JP2005505918A (ja) * | 2001-10-04 | 2005-02-24 | ゼネラル セミコンダクター，インク． | フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法 |
| JP2005150731A (ja) * | 2003-11-14 | 2005-06-09 | Internatl Business Mach Corp <Ibm> | Ｃｍｏｓウェル構造およびその形成方法 |
| US7902597B2 (en) | 2006-03-22 | 2011-03-08 | Samsung Electronics Co., Ltd. | Transistors with laterally extended active regions and methods of fabricating same |
| US8133786B2 (en) | 2006-03-22 | 2012-03-13 | Samsung Electronics Co., Ltd. | Transistors with laterally extended active regions and methods of fabricating same |
| JP2009006453A (ja) * | 2007-06-29 | 2009-01-15 | Fujitsu Ltd | マイクロ構造体製造方法およびマイクロ構造体 |
| JP2014209509A (ja) * | 2013-04-16 | 2014-11-06 | 大日本印刷株式会社 | インプリントモールドの製造方法 |
| CN109300893A (zh) * | 2018-09-29 | 2019-02-01 | 深圳市南硕明泰科技有限公司 | 功率器件保护芯片及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3157357B2 (ja) | 半導体装置 | |
| JP2912508B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| JPH0355984B2 (ja) | ||
| JPS6080276A (ja) | 半導体素子の形成方法 | |
| JPH0658912B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH0786391A (ja) | 半導体集積回路装置の製造方法 | |
| JPH118387A (ja) | 半導体装置およびその製造方法 | |
| US4151635A (en) | Method for making a complementary silicon gate MOS structure | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US5149663A (en) | Method for manufacturing a Bi-CMOS semiconductor device | |
| US6100144A (en) | Semiconductor processing method of providing electrical isolation between adjacent semiconductor diffusion regions of different field effect transistors and integrated circuitry having adjacent electrically isolated field effect transistors | |
| US5449627A (en) | Lateral bipolar transistor and FET compatible process for making it | |
| JP3173430B2 (ja) | 半導体装置の製造方法 | |
| JPS60150644A (ja) | 相補型半導体装置及びその製造方法 | |
| JP3325692B2 (ja) | 半導体装置の製造方法 | |
| JPS63217641A (ja) | 半導体デバイスの製造方法と半導体デバイス | |
| JPS58131747A (ja) | 半導体装置の製造方法 | |
| JP3361110B2 (ja) | Ｃｍｏｓ構造を製作する方法 | |
| JPH0389550A (ja) | バイポーラトランジスタの製造方法 | |
| JP2899018B2 (ja) | 半導体装置 | |
| JPS60150642A (ja) | 相補型半導体装置及びその製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JP4213298B2 (ja) | 半導体装置の製造方法 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPS6088468A (ja) | 半導体集積装置の製造方法 |