JPS6167953A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPS6167953A
JPS6167953A JP59190002A JP19000284A JPS6167953A JP S6167953 A JPS6167953 A JP S6167953A JP 59190002 A JP59190002 A JP 59190002A JP 19000284 A JP19000284 A JP 19000284A JP S6167953 A JPS6167953 A JP S6167953A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、一個のＭＯＳＦＥＴと一個のＭＯＳキャパシ
タを用いてメモリセルを構成する半導体記憶装置および
その！！！造方決方法する。
〔発明の技術的背景とその問題点〕
半導体記憶装置は、高集積化、大容量化の一途を辿って
いる。特に一個のＭＯＳＦＥＴと一個のＭＯＳキャパシ
タによりメモリセルを構成するＭＯＳダイナミックＲＡ
Ｍは、そのメモリセル形式から最も集積化が進んでおり
、既に２５６にビットのものが実用化され、研究段階で
は１Ｍビットのものができている。
第１図は従来のメモリセルの断面である。２１はｐ−型
３ｉ基板、２２．２３はｎ”ソース、ドレイン、２４．
２５は多結晶シリコン膜により形成されたそれぞれゲー
トｉｉｍ、キャパシタ電極、２６はＡＱ線（ビット線）
である。このようなＭＯＳダイナミックＲＡＭを今後更
に高集積化、大容量化するためにはいくつかの問題があ
る。例えば上記セルでは、平面的にＭＯＳＦＥＴ、ＭＯ
Ｓキャパシタ、ビット線とのコンタクトを有するため、
メモリセル寸法は縮小し難く高集積化できない。また、
セル寸法縮小によりキャパシタ面積が小さくなるにつれ
、α線によるソフトエラーが起り易くなる。即ち、パッ
ケージ材料に含まれるＵ。
Ｔｈなとの放射性元素から放射されるα粒子は、基板に
電子−正孔対を発生させ、このうち電子がメモリセルの
ノードに達して記憶情報を破壊する。
一方、ビット線に達した電子はその電位を変化させ、誤
動作の原因となる。このようなソフトエラーは１Ｍビッ
トレベルで既に重大な問題となっている。
〔発明の目的〕
本発明の目的は、信頼性を損うことなく、高渠晴化１人
容吊化を図った半導体記憶装置を提供することにある。
本発明の他の目的は、特殊なメモリセル構造で高集積化
、大容量化を可能とするための半導体記憶装置の製造方
法を提供することにある。
〔発明の概要〕
本発明にががる半導体記憶装置は、半導体基板に形成さ
れた凹凸の側壁を利用して縦方向にソース領域とドレイ
ン領域を形成してなるＭＯ３ＦＥ王と、このＭＯＳＦＥ
Ｔのソース領域上に重ねて形成されたＭＯＳキャパシタ
とからなるメモリセルを集積して構成したこと、そして
ゲート電極をワード線、キャパシタ電極をビット線とし
たことを特徴とする。
このような半導体記憶装置を製造するための本発明の方
法は、まず、第１導電型半導体基板の表面ににＭＯＳＦ
ＥＴのドレイン領域となる高不純物濃度、第２導電型の
第１半導体層を形成し、次いで低不純物濃度、第１導電
型の第２半導体層を形成し、更にＭＯＳＦＥＴのソース
領域となる高不純物濃１度、第１導電型の第３半導体層
を形成する。そして（ｑられたウェー八を第３半導体層
表面から第１半導体層に達する深さに選択エツチングし
て周期的凹凸を形成し、形成された凸部の側壁にゲート
絶縁膜を介してゲート電極を形成する。
これにより、凸部表面にソースｆ！４域を持ち、凸部底
部にドレイン領域を持つＭＯＳＦＥＴが１ｑられる。こ
の後凸部表面の第３半導体層、即ちＭＯＳＦＥＴのソー
ス領域を第１の１ｔｆｆｌとし、この上にゲート絶縁膜
を介して第２の電性を形成してＭＯＳキャパシタを構成
する。
〔発明の効果〕
本発明によれば、ＭＯＳ　Ｆ　Ｅ　Ｔ上にＭＯＳキャパ
シタが積層された構造となり、ビット線電位はセル最上
層を構成するＭＯＳキャパシタの第２の電極に与えられ
る。従ってこの電極を行方向に連続形成してもよいし、
更にその上に設けたへβ配線をビット線としてもよい。
後者において、コンタクトホールはＭＯＳＦＥＴとＭ　
ＯＳキャパシタの積Ｍ領域上に位置させることができる
。従って従来のＭＯＳダイナミックＲＡＭに比べて著し
く高集積化、大容量化を図ることができる。
また、ドレイン領域をビット線とせず、キャパシタ電極
をビット線としたことにより、本発明においては、凸部
底面に設けられたドレイン領域を動作中、所望の電位１
例えばＶｃｃ　（＋５Ｖ）に固定することができる。ド
レイン領域は全メモリセルあるいは、行または列方向に
共通に設けることができるので、電圧印加は容易である
。かかるドレインｍ［はα線により生じた電子を吸収す
るので、セルモードでのソフトエラーを緩和することが
できる。更にキャパシタＴｉ極をビット線としたことに
より、ピッ１−線上−ドでのソフトエラーは、センスア
ンプにおける基板接続部に起因するものだけになるので
ソフトエラーに関与する基板面積が小さくなり、その改
善を図ることができる。
また後述するように、凸部を囲んでＭＯＳＦＥＴを設け
れば、大きなチャネル幅Ｗを容易に得ることができる。
従って大きなコンダクタンスを得るためにチセネル長り
を小さくしたり、ゲート絶縁膜厚ｊｏｘを薄くする必要
がなく、平面に形成したＭＯＳＦＥＴに比べてホットエ
レクトロンによるしきい値変動に強くなり、ダイナミッ
クＲＡ　　　’Ｍの信頼性向上が図られる。
〔発明の実施例〕
本発明の実施例を図面を参照して説明する。
第１図は一実施例のメモリセル配列部の模式的平面図で
あり、第２図はそのＡ−Ａ　＝断面図である。第１図の
斜線部が各メモリセルのＭＯＳキャパシタ領域となって
いる。即ち、第２図に示すように、ｐ−型５ｉ基板１に
全メモリセルに共通にＭＯＳ　Ｆ　Ｅ　Ｔのドレイン領
域となるｎ＋型層２が形成され、各メモリセル領域では
凸部１０をなしてｐ゛型層３．ｎ“型層４が積層形成さ
れている。
ｎ′″型層４は各メモリセル毎に独立のＭＯＳＦＥＴの
ソース領域である。各凸部１０を取囲むようにその側壁
にゲート絶縁ｌｌｌ５を介して第１層多結晶シリコン１
１９６によるゲート電極が形成されている。この第１層
多結晶シリコン１ｌ１６は、凸部１０の周囲ではＭＯＳ
ＦＥＴのゲート電極となるが、第１図から明らかなよう
に列方向のメモリセルについて共通に配設されてワード
線ＷＬ　（ＷＬｒ　。
ＷＬ２．・・・）を構成している。ＭＯＳキャパシタは
、ＭＯＳＦＥＴ（７）／−スｗ４域Ｔ−アルｎ＋型層４
を第１のＮ極とし、この上にゲート絶縁膜７を介して第
２の電極となる第２層多結晶シリコン膜８を配設して構
成している。この第２層多結晶シリコンＲ８はキャパシ
タＮ極になると同時に、第１図から明らかなように、行
方向に共通に配設してビット線ＢＬ　（ＢＬｉ　、Ｂ１
０　、・・・）を構成している。９は層間絶縁膜であり
、この上に図示しないが必要な金属配線が形成される。
第３図（ａ）はメモリセルの等価回路を示している。Ｍ
ＯＳＦＥＴ−Ｑのドレインは第２図で説明したように全
ビットに共通のｎ＋型層であり、これがＶｃｃ（例えば
、５Ｖ）に接続される。そのためにはチップ周辺でＶｃ
ｃｌｌとｎ“型層２のコンタクトをとることが行われる
。ＭＯＳＦＥＴ−Ｑのゲート電極兼ワード線ＷＬは第１
層多結晶シリコン膜により、ＭＯＳキャパシタＣの第２
の′Ｒ極兼ビットＪ！８Ｌは第２層多結晶シリコン膜に
より形成されることは前述の通りである。
第３図（ｂ）（ｃ）にこのメモリセルの閃込み。
読み出し時の動作電圧例を示す。Ｖｃｃは正電圧例えば
＋５Ｖ、基板電位は例えば−３Ｖとする。
先ず第３（ｂ）のように゛’ｏ’書込み、読みだしの時
は、そのセルのワードＩＩＷＬを８ＶとしてＭＯＳＦＥ
Ｔをオンさせ、ｔｏｙ　ト１ｌＢＬをＯＶ、！＝ｉｊる
。これにより、ノードＮｓは５Ｖ程度になる。
これにより書込みがなされる。次いでＷＬをＯ■とし、
ＢＬをＶｃｃと同じ５■にするとノードＮｓの電位は上
昇し、９Ｖ程度になる。これがプリチャージである。そ
してこのセルを読み出す時はＷＬに８■を与える。これ
によりＢＬの電位は、５−５Ｘ４ＸＣｅ　／　（Ｃｏ　
＋Ｃｓ　）［Ｖ］となる。ここで、Ｃｓはセル・キャパ
シタのキャパシタンス、ＣｏはＢＬの附随容爾である。
従ってこのＢＬの電位をセンスアンプにより基準電位と
比較すればよい。
同様に、“１″書込み、読みだしの時は第３図（Ｃ）に
示すように、ＷＬ＝８Ｖ、ＢＬ＝５Ｖとし、Ｎ５−５Ｖ
として書込みを行なう。プリチャージ時Ｇ、ｔＷＬ＝Ｏ
Ｖ、ＢＬ−５ＶＳＮｓ　＝５Ｖとする。従ってＷＬ−８
ＶとするとＢＬには５■が現われ、“１゛°読みだしが
なされる。
次に本発明による製造工程例を第４図を参照して説明す
る。第４図（ａ）〜（で）は第２因の断面図に対応する
工程断面図である。
先ず（ａ）に示すように、ｐ−型Ｓｉ１板１上にＰＥＰ
工程を経てメモリセル配列部に高濃度にリンを拡散して
、全メモリセルに共通のドレイン領域となるｎ１型層２
を形成する。次いでこの上にボロンを低濃度に含んだｐ
−型層３をエピタキシャル成長させる。このｐ−型層３
の不純物濃度はＭＯＳＦＥＴのしきい値を決定するため
重要であり、例えば１Ｘ１０１７／α３とする。この後
ＰＥＰ工程を経て、メモリセル配列ｆ！４域の全体にヒ
素を高濃度に拡散したｎ＋型層４を形成する。
このようにｐｎｐｎ構造を形成したウェーハにＰＥＰ工
程によりマスクを形成し、ＭＯＳＦＥＴｆｌｉ域以外の
部分を０２型１１２に達する深さに選択エツチングして
、（ｂ）に示すような凸部１０を所定の周期的配列をも
って形成する。各凸部１０の表面に残されたｎ＋型層４
が各メモリセル毎に独立のソースａ域兼ＭＯＳキャパシ
タの第１の電極となる。この後（Ｃ）に示すように、Ｍ
ＯＳＦＥＴのゲート絶Ｒ膜５となる例えば熱酸化膜を形
成し、第１層多結晶シリコン膜厚Ｉ　６を気相成長によ
り堆積する。ゲート絶縁膜５は、ＭＯＳＦＥＴのチャネ
ル幅が十分大きいため、それ程薄くする必要はなく、例
えば５００人とする。そしてこの第１層多結晶シリコン
膜厚　６を加工し、メモリセルの列方向に共通するゲー
ト電極兼ワード線を形成する。
この時異方性ドライエツチング例えばＲＩＥを利用し第
１層多結晶シリコン膜厚分エツチングすれば、自己整合
的にゲート電極を形成することができ、各メモリセル領
域のゲート電極をつなぐ配線としての部分にのみ、（ｄ
）に示すようにマスク１１を形成しておけばよい。ある
いはワード線間領域に凸部１０と同じ＾さのマスクを形
成しておき、その後凸部とマスク間の溝に第１層多結晶
シリコン［１６を埋込むようにしてもよい。この後、ｎ
＋型層４上の酸化膜を除去し、（ｅ）に示すように、改
めて所望のキャパシタ容量を得るためのゲート絶縁膜７
として例えば１５０人の熱酸化膜を形成する。このとき
第１層多結晶シリコン膜厚６の表面も酸化され、この酸
化膜は層間絶縁膜となる。そしてこの侵、（ｆ）に示す
ように、第２層多結晶シリコンＩ！１８を堆積し、これ
をＰＥＰ工程を通して選択エツチングしてＭＯＳキャパ
シタの第２の電極兼ビット線を形成する。
このようにして形成される本実施例のｄＲＡＭは、次の
ような利点を持つ。先ず浅いドレイン拡散層をＡ結晶シ
リコン膜でゲートＮ極兼ワード線を、第２層多結晶シリ
コン膜でＭＯＳキャパシタの第２の電極兼ビット線をそ
れぞれ形成しており、メモリセル領域にコンタクトホー
ルを必要としない。従ってＭＯＳＦＥＴとＭＯＳキャパ
シタが積層されていることと相まってメモリセルの高密
度集積化が図られる。
また本実施例のメモリセルは、ＭＯＳ　Ｆ　Ｅ　Ｔが基
板凸部の側壁に縦方向に７１流チヤネルをとる構造であ
って、且つＭＯＳキャパシタはこのＭＯＳＦＥＴの重ね
られた特殊な構造となっている。そして情報電荷を蓄積
するＭＯＳキャパシタと基板１との間はＭＯＳＦＥＴＪ
Ｆ！：構成するためのｐｎ接合障壁で隔てられており、
従ってソフトエラーに対して強くなっている。またＭＯ
Ｓ　Ｆ　Ｅ　Ｔは凸部全周をチャネル領域として利用し
ているため、チャネル幅が大きくとれ、従って絶縁膜を
さほど薄くする必要もなく、ホットエレクトロンによる
しきい値変動が少なくなる。
またこの実施例の製造方法は、特殊なメモリセル構造に
も拘らず難しい技術を要せず、特にメモリセル領域にコ
ンタクトホールを必要としないことから、歩留り良く高
集積化ｄＲＡＭを得ることを可能とする。
本発明は上記実施例に限られず、種々変形して実施する
ことができる。
第５図は、第２層多結晶シリコン１１８によるＭＯＳキ
ャパシタの第２の電極を各メモリセル毎に独立に設け、
眉間絶縁膜８を介してＡｆｆｉ配線１２によりこれを行
方向に接続してビット線を構成した例である。この場合
、Ａ℃配線１２と第２層多結晶シリコン１１８との間の
コンタクトホールは、従来のように平面的にメモリセル
を構成して浅いドレイン拡散層にＡＪ２配線をコンタク
トさせる場合に比べて、集積度を損うこともなく、また
信頼性を損うこともない。
第６図は、ＭＯＳＦＥＴのソース領域となるｎ＋型層４
を十分に厚くして、その上部表面のみならず側部表面を
もＭＯＳキャパシタに利用した例である。この様な構造
とすれば、ＭＯＳキャパシタの容量をより大きくするこ
とができてメモリ特性上好ましい。
また以上では基板表面に形成した凸部にメモリセルを形
成したが、凹部に形成することもできる。
その様な実施例を第７図、第８図に示す。第７図は一つ
のメモリセル構造域の模式的平面図であり、第８図はそ
のＢ−８−断面図である。これらの図でも先の実施例と
対応する部分は同一符号を付しである。この構造は次の
ようにして得られる。まずｐ−型３ｉ基板１に全ビット
に共通なドレイン領域となるｎ＋型層２を拡散形成し、
次いでｐ−型層３をエピタキシャル成長させ、この後各
メモリセル領域にＭＯＳＦＥＴのソース領域となるｎ＋
型層４を形成する。この後、各メモリセル領域にｎ１型
層２に達する深さの凹部１３を選択エツチングにより形
成する。そしてこの凹部１３の側壁にゲート絶縁膜５を
介して第１層多結晶シリコンＷＡ６によるゲート電極を
形成する。このときゲート電極は列方向に共通に配設さ
れてワード線を兼ねることは先の実施例と同様である。
また凹部１３の周辺の平坦部にある。ＭＯＳＦＥＴのソ
ース領域となるｎ４″型層をＭＯＳキャパシタの第１の
電極とし、この上にゲート絶縁膜７を介して第２層多結
晶シリコン膜８による第２の電極兼ビット線を形成する
。
この実施例では第７図の斜線部がＭＯＳキャパシタ領域
となっている。
このように凹部側壁を利用するこの実施例においても、
縦方向にＭＯＳＦＥＴの電流チャネルを形成する点、お
よびＭＯＳＦＥＴに重ねてＭＯＳキャパシタを形成する
点で先の実施例と共通し、従って先の実施例と同様の効
果が得られる。
第７図、第８図の実施例ではセル当り一つの凹部を設け
たが、第９図に示すように列方向に連続したストライブ
状の凹部にしてもよい。この場合ゲート電極６は凹部１
３内にセル間においても埋設される。埋め込みはゲート
電極６を構成する第１層多結晶シリコン膜を全面に被着
後、レジストで平坦化し全面エツチングする等のエッチ
バックを用いればよい。第１０図は、第９図の更に変形
例であり、ストライブ状の凹部１３の両側壁にそれぞれ
別個のゲート電極６を列方向に共通に設けたものである
。凹部１３両側の０４″型１１４はそれぞれ別のメモリ
セルに属する。このようなゲート電極６は第４図（ｃ）
（ｄ）で説明したと同様、例えば多結晶シリコン膜を全
面異方性エツチングすることにより形成することができ
る。
また以上の実施例では、ＭＯＳＦＥＴのドレインｌ１１
１１となるｎ＋型層をメモリセル配列領域全体に共通に
設けるようにしたが、これを行方向または列方向にスト
ライブ状に形成してチップ基板周辺でＡＱ配線等で共通
接続するようにしてもよい。
【図面の簡単な説明】
第１図は本発明の一実施例のｄＲＡＭの模式的平面図、
第２図はそのＡ−Ａ−断面図、第３図（ａ）〜（Ｃ）は
メモリセルの等価回路図および動作電圧関係を示す図１
、第４図（ａ）〜（ｆ）は本発明の方法によるｄＲＡＭ
の製造工程を示す断面図、第５図および第６図は本発明
の他の実施例のｄＲＡＭ構造を示す断面図、第７図は更
に他の実施例のｄ　ＲＡ　ｌｖ１構造を示す模式的平面
図、第８図はそのＢ−８−断面図、第９図は他の実施例
の平面図、第１０図はその変形例の断面図、第１の １図は従来例り断面図である。 １・・・ｐ−型３ｉ基板、２・・・ｎ＋型層（ドレイン
領域）、３・・・ｐ−型層、４・・・ｎ＋型層（ソース
領域兼ＭＯＳキャパシタの第１の電極）、５・・・ゲー
ト絶縁膜、６・・・第１層多結晶シリコン膜（ゲート電
極兼ワード線）、７・・・ゲート電極、８・・・第１層
多結晶シリコン膜ｌ（ＭＯＳキャパシタの第２の電ｉ兼
ビット線）、１０・・・凸部、１２・・・Ａ２配線、１
３・・・凹部。 出願人代理人　弁理士　鈴江武彦 第　１　　区 第３図 第４図 第５図 第６図 第７図 第８図 第１１図

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板に、ＭＯＳＦＥＴとＭＯＳキャパシタ
    からなるメモリセルを集積して構成される半導体記憶装
    置において、前記メモリセルは、周期的に凹凸が形成さ
    れた半導体基板の凸部上面に設けられたソース領域、凸
    部の底面に設けられたドレイン領域およびソース、ドレ
    イン領域間の凸部側壁に設けられたゲート電極からなる
    ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソース領域を第１
    の電極としこの上に絶縁膜を介して第２の電極を形成し
    てなるＭＯＳキャパシタとから構成され、前記ＭＯＳＦ
    ＥＴのゲート電極をワード線、ＭＯＳキャパシタの第２
    の電極をビット線としたことを特徴とする半導体記憶装
    置。
  2. （２）ＭＯＳＦＥＴのドレイン領域は全メモリセルに共
    通の高不純物濃度層により形成され、ゲート電極は第１
    層多結晶シリコン膜により列方向に共通に配設されてワ
    ード線を構成し、ＭＯＳキャパシタの第１の電極を兼ね
    るソース領域は各メモリセル毎に独立に形成され、ＭＯ
    Ｓキャパシタの第２の電極は第２層多結晶シリコン膜に
    より行方向に共通に配設されてビット線を構成する特許
    請求の範囲第１項記載の半導体記憶装置。
  3. （３）ＭＯＳＦＥＴのドレイン領域は全メモリセルに共
    通の高不純物濃度層により形成され、ゲート電極は第１
    層多結晶シリコン膜により列方向に共通に配設されてワ
    ード線を構成し、ＭＯＳキャパシタの第１の電極を兼ね
    るソース領域は各メモリセル毎に独立に形成され、ＭＯ
    Ｓキャパシタの第２の電極は第２層多結晶シリコン膜に
    より各メモリセル毎に独立に形成され、この第２の電極
    が金属配線により行方向に共通に接続されてビット線を
    構成する特許請求の範囲第１項記載の半導体記憶装置。
  4. （４）半導体基板に、一個のＭＯＳＦＥＴと一個のＭＯ
    Ｓキャパシタからなるメモリセルを集積して構成される
    半導体記憶装置を製造する方法であって、第１導電型半
    導体基板のメモリセル配列領域にＭＯＳＦＥＴのドレイ
    ン領域となる高不純物濃度、第２導電型の第１半導体層
    を形成する工程と、この第１半導体層が形成された半導
    体基板上に低不純物濃度、第２導電型の第２半導体層を
    形成する工程と、この第２半導体層の表面にＭＯＳＦＥ
    Ｔのソース領域となる高不純物濃度、第１導電型の第３
    半導体層を形成する工程と、この後前記第１半導体層に
    達する深さに選択エッチングして周期的凹凸を形成する
    工程と、形成された各凸部の側壁にゲート絶縁膜を介し
    てゲート電極を形成する工程と、前記凸部表面の第３半
    導体層をＭＯＳキャパシタの第１の電極としこの上にゲ
    ート絶縁膜を介してＭＯＳキャパシタの第２の電極を形
    成する工程とを備えたことを特徴とする半導体記憶装置
    の製造方法。
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