JPS583320A - 単一チツプのコ−デツク集積回路 - Google Patents
単一チツプのコ−デツク集積回路Info
- Publication number
- JPS583320A JPS583320A JP10087081A JP10087081A JPS583320A JP S583320 A JPS583320 A JP S583320A JP 10087081 A JP10087081 A JP 10087081A JP 10087081 A JP10087081 A JP 10087081A JP S583320 A JPS583320 A JP S583320A
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- JP
- Japan
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- signal transmission
- signal
- test mode
- transmission line
- system signal
- Prior art date
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
- G01R27/28—Measuring attenuation, gain, phase shift or derived characteristics of electric four pole networks, i.e. two-port networks; Measuring transient response
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ックできる単一チップ構成のコーデック集積１路に関す
る。
る。
アナログ信号とディジタル信号についての３系統の信号
変換回路を組合せ配置したものはコーデック（コープ・
デコーダ）と通称され，第１図に示テように分動である
．第１図において８０Ｂ は半導体チップで，送信側フ
ィルタテＲν・コープＯＤで形成される帛ｌ系統信号伝
送路と，デコーダＤＩＯ・受信側フィルタＲＶＩＦで形
成される＠ｇ系統信号伝送路が同一チップに搭載されて
いる．第１系統信号伝送路９入力はアナ闘グ信４ｊＩム
，同出力はディジタル信（ｔＯＤ。
変換回路を組合せ配置したものはコーデック（コープ・
デコーダ）と通称され，第１図に示テように分動である
．第１図において８０Ｂ は半導体チップで，送信側フ
ィルタテＲν・コープＯＤで形成される帛ｌ系統信号伝
送路と，デコーダＤＩＯ・受信側フィルタＲＶＩＦで形
成される＠ｇ系統信号伝送路が同一チップに搭載されて
いる．第１系統信号伝送路９入力はアナ闘グ信４ｊＩム
，同出力はディジタル信（ｔＯＤ。
島黛系統４ＩＩ号伝送路の入力はティジタル信号工。
Ｄで、同出力はアナログ信号エムである。アナログ信号
とディジタル信号について相互！換する処珈のため変換
部ｌ設けているとき、動作開始前に雑音レベル・直流オ
フセットの検出を行なう必要があるが、従来は半導体チ
ップＳａＳの外部から専用の試験器を使ってやらなけれ
ばならない、したがって集積回路化されたため一般にコ
ーデックは小型・軽量になるが、試験器は大型で重＜、
＊扱いが不便であったからｉｉ＆會実装時に調整が複雑
とな、つた。
とディジタル信号について相互！換する処珈のため変換
部ｌ設けているとき、動作開始前に雑音レベル・直流オ
フセットの検出を行なう必要があるが、従来は半導体チ
ップＳａＳの外部から専用の試験器を使ってやらなけれ
ばならない、したがって集積回路化されたため一般にコ
ーデックは小型・軽量になるが、試験器は大型で重＜、
＊扱いが不便であったからｉｉ＆會実装時に調整が複雑
とな、つた。
本発明の目的は集積回路化゛され小型になったコーデッ
クにつき製造過程において直流信号に対する特゛性で簡
易にチェックできる構成としたコーデック集積回路を提
供Ｔることにある。そのため本発明の要旨はｇ系統信号
伝送路をｌ系統に切換える複数の切換スイッチと１系統
信号伝送路の一端に設けた試験モード端子と、他端に設
けた自己特性評価回路とを具備し、直流相当信号ｌ印加
し内Ｓ−路自身でチェック１行なうことである。
クにつき製造過程において直流信号に対する特゛性で簡
易にチェックできる構成としたコーデック集積回路を提
供Ｔることにある。そのため本発明の要旨はｇ系統信号
伝送路をｌ系統に切換える複数の切換スイッチと１系統
信号伝送路の一端に設けた試験モード端子と、他端に設
けた自己特性評価回路とを具備し、直流相当信号ｌ印加
し内Ｓ−路自身でチェック１行なうことである。
以下図面について本発明の詳細な説明する。
第２内は第１図と対応して示す本発明の実施例プロッタ
図で第１因と同一符号は同様のものｌ示し、８Ｗ１〜８
７４ は２系統信号伝送Ｍｉ］系統に切換えるための切
換スイッチで例えばコンプリメンタリＭＯＢ型牛導体累
子を使用した電子スイッチ！使用する。ＯＴ８ は前記
切換スイッチン制御するための信号の印加端子、〒輩テ
は１系統に切換えられたときの信号伝送路の−゛端に設
けた試験モード端子、ＯＭＬ はディジタル信号の累積
加算器で後述するように自己特性評価回路となっている
。制御信号印加端子０丁Ｂから信号の印加がないとき、
切換スイッチ１ｆｆ１〜８Ｗ４ は全部図示のＩＩＫあ
るため、より４０ム。
図で第１因と同一符号は同様のものｌ示し、８Ｗ１〜８
７４ は２系統信号伝送Ｍｉ］系統に切換えるための切
換スイッチで例えばコンプリメンタリＭＯＢ型牛導体累
子を使用した電子スイッチ！使用する。ＯＴ８ は前記
切換スイッチン制御するための信号の印加端子、〒輩テ
は１系統に切換えられたときの信号伝送路の−゛端に設
けた試験モード端子、ＯＭＬ はディジタル信号の累積
加算器で後述するように自己特性評価回路となっている
。制御信号印加端子０丁Ｂから信号の印加がないとき、
切換スイッチ１ｆｆ１〜８Ｗ４ は全部図示のＩＩＫあ
るため、より４０ム。
エム→ＯＤの２系統信号伝送路はそれぞれ９１図の場合
と同じ動作ンする０次に端子０７８ Ｋ制御信号の印加
をすると、切換スイッチｓＷ１〜８Ｙ４ｔＸ全部図示と
反対＠に切換るため、信号伝送路は！Ｍ〒−ｅ１１Ｗ４
−ｅＤｌｏ−＋ＲＶ７−＋ＩＷ１４〒ＲＦ→ｏｎ→８Ｗ
２→ＯＷＬ→ｏｎｙ廻るｌ系統信号伝送路となる。ｌ系
統の４ＩＩ号伝送路の一端に設けられた試験モード端子
！輩！に直流＋δＶ＠蟲のディジタル信号全“０”を印
加する。累積加算器ＣＭＬは第３ｒＩ！Ｊに示Ｔように
レジスタＲＢが含まれ、′＠算結果を格納Ｔるものとし
、試験モード端子？Ｍ？ Ｋディジタル信号を印加した
ときす゛べて“０′にリセットする。コーグＯＤの出方
は例えば８ビツトのうちγビラトラ加算器ムＤＩ）Ｋ印
加し、シフトレジスタＳＲは８ビツトのものを便用する
。レジスタ１８には全″０”の後８Ｋｋ４１に出力が出
る。コーグＯＤの出力の下位〒ビットとレジスタ内の８
ビツトとを加算しその結果を再びレジスタＲＢＫ格納す
る。なおコーグＯＤ出力８ビットのうち最上位の１ビツ
トは正負符号を表わしているため演算には無視Ｔ′る。
と同じ動作ンする０次に端子０７８ Ｋ制御信号の印加
をすると、切換スイッチｓＷ１〜８Ｙ４ｔＸ全部図示と
反対＠に切換るため、信号伝送路は！Ｍ〒−ｅ１１Ｗ４
−ｅＤｌｏ−＋ＲＶ７−＋ＩＷ１４〒ＲＦ→ｏｎ→８Ｗ
２→ＯＷＬ→ｏｎｙ廻るｌ系統信号伝送路となる。ｌ系
統の４ＩＩ号伝送路の一端に設けられた試験モード端子
！輩！に直流＋δＶ＠蟲のディジタル信号全“０”を印
加する。累積加算器ＣＭＬは第３ｒＩ！Ｊに示Ｔように
レジスタＲＢが含まれ、′＠算結果を格納Ｔるものとし
、試験モード端子？Ｍ？ Ｋディジタル信号を印加した
ときす゛べて“０′にリセットする。コーグＯＤの出方
は例えば８ビツトのうちγビラトラ加算器ムＤＩ）Ｋ印
加し、シフトレジスタＳＲは８ビツトのものを便用する
。レジスタ１８には全″０”の後８Ｋｋ４１に出力が出
る。コーグＯＤの出力の下位〒ビットとレジスタ内の８
ビツトとを加算しその結果を再びレジスタＲＢＫ格納す
る。なおコーグＯＤ出力８ビットのうち最上位の１ビツ
トは正負符号を表わしているため演算には無視Ｔ′る。
即ち絶対値をとる。レジスタＲＢ内の値と次にコーグＯ
Ｄから出力される信号とを加算し再びし’／、（／！Ｌ
ＩＫ格納する。このようす加算をＳＯ回繰返丁とコーグ
ＯＤの出力ｖａｏ回累積加算することになる・累積加算
の途中においてレジスダＲ８内の値とコーグＯＤ出力の
加算が９ビツト目に桁上りをすることがあれば、レジス
タ内の値を直ちに全″″ｌ”（１１１１１１１１）とす
る、デコーダＤ１ｅＯの入力として＋５ｖ（これを全ａ
Ｏ”とする）ン印加していて、デコーダＤＲＣｊ、受信
側フィルタＲＶν、送信側フィルタ〒ＲＦの各雑音が前
記直流電位に重畳されてコーグＣＤの入力部に印加され
る状態が考えられる。
Ｄから出力される信号とを加算し再びし’／、（／！Ｌ
ＩＫ格納する。このようす加算をＳＯ回繰返丁とコーグ
ＯＤの出力ｖａｏ回累積加算することになる・累積加算
の途中においてレジスダＲ８内の値とコーグＯＤ出力の
加算が９ビツト目に桁上りをすることがあれば、レジス
タ内の値を直ちに全″″ｌ”（１１１１１１１１）とす
る、デコーダＤ１ｅＯの入力として＋５ｖ（これを全ａ
Ｏ”とする）ン印加していて、デコーダＤＲＣｊ、受信
側フィルタＲＶν、送信側フィルタ〒ＲＦの各雑音が前
記直流電位に重畳されてコーグＣＤの入力部に印加され
る状態が考えられる。
コーグＣＤも自身で発生する雑音がある。１ｐ、２図に
ついて正常動作中のコーデックであればこれらの雑音は
８ビツトのコードの先頭ビット（正負符号）ン８ＫＨｚ
で均等に°０′″と１１”の値Ｗとり、下位ピッ）にお
いてせいぜい下位２ビツト目くらいまでの符号（１１，
１０，ＯＸ、００）となる、このティジタル出力はｏｏ
ｏｏｏｏｏ ｖ中心にディジタル的に正規分布する。
ついて正常動作中のコーデックであればこれらの雑音は
８ビツトのコードの先頭ビット（正負符号）ン８ＫＨｚ
で均等に°０′″と１１”の値Ｗとり、下位ピッ）にお
いてせいぜい下位２ビツト目くらいまでの符号（１１，
１０，ＯＸ、００）となる、このティジタル出力はｏｏ
ｏｏｏｏｏ ｖ中心にディジタル的に正規分布する。
正常な動作の単一チップコーデックであれば前記下位寓
ビットの最大値“１１”ｙｓｏ個加えると ５ Ｘ Ｂ Ｏｌｅ＝ １５０−−−−−−−−十進法
表現１１Ｘ（５０）冨１００１０１１０−一二違法表現
であるから８ビツトの出力となる。動作状態が正常でな
（２例えば送信フィルタテＲνの直流オフセットが＋ｌ
ｏｍＶもあるときディジタル出力は“１０００１０００
”を中心とした値をとる。
ビットの最大値“１１”ｙｓｏ個加えると ５ Ｘ Ｂ Ｏｌｅ＝ １５０−−−−−−−−十進法
表現１１Ｘ（５０）冨１００１０１１０−一二違法表現
であるから８ビツトの出力となる。動作状態が正常でな
（２例えば送信フィルタテＲνの直流オフセットが＋ｌ
ｏｍＶもあるときディジタル出力は“１０００１０００
”を中心とした値をとる。
最上位ビットの゛′″ｌ″ｌ無視して５０回加算テると
９ビツト目へ桁上りンしてレジスタの出力は全″ｌ”と
なるから、出力側でそれｌ検出するこ・とＫより動作状
態の不良を知ることができる。
９ビツト目へ桁上りンしてレジスタの出力は全″ｌ”と
なるから、出力側でそれｌ検出するこ・とＫより動作状
態の不良を知ることができる。
また雑音が異常に大きい場合も同様である。
この動作についてｊｌ！４図にフローチャートを示して
いる。
いる。
このようにして本発明によると集積回路化することの容
易な素子により構成したスイッチ・評価回路等により単
一チップのみで状態チェックが可能となるから、製雪実
装のときに簡便に試験することができ、コープツタとし
て堆扱いが簡易である。
易な素子により構成したスイッチ・評価回路等により単
一チップのみで状態チェックが可能となるから、製雪実
装のときに簡便に試験することができ、コープツタとし
て堆扱いが簡易である。
第１図は従来の単一チップのコープ、り集積回路の概略
構成図、 第２図は本発明の実施例の構成を示す囚、第３図は第２
図中累積加算器の構成を示す臥第番図は１ｐ、２図の動
作フローチャートを示す。 θＣ８・−・半導体チップ ＣＤ・・・コープＤＫ
Ｏ・・・デコーダ Ｔ ＲＰ−送信フィルタＲＴＩ
Ｆ・・・受信フィルタ ８１Ｆ１〜１１Ｗ４・・・切換スイッチＣテ８・・・切
換スイッチ制御信号端子ＴＭＴ−・・試験モード Ｏ
ＭＬ−・累積加算器Ｒ８−−−レジスタ ムＩＩＩ
）・−加算器特許出願人 富士通株式会社 代 理 人弁理土鈴木栄祐 Ｃ５ ■−−−Ｗ 第１図 第２図
構成図、 第２図は本発明の実施例の構成を示す囚、第３図は第２
図中累積加算器の構成を示す臥第番図は１ｐ、２図の動
作フローチャートを示す。 θＣ８・−・半導体チップ ＣＤ・・・コープＤＫ
Ｏ・・・デコーダ Ｔ ＲＰ−送信フィルタＲＴＩ
Ｆ・・・受信フィルタ ８１Ｆ１〜１１Ｗ４・・・切換スイッチＣテ８・・・切
換スイッチ制御信号端子ＴＭＴ−・・試験モード Ｏ
ＭＬ−・累積加算器Ｒ８−−−レジスタ ムＩＩＩ
）・−加算器特許出願人 富士通株式会社 代 理 人弁理土鈴木栄祐 Ｃ５ ■−−−Ｗ 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １ アナログ信号に対する送信側フィルタとディジタル
＊今への変換器と、ディジタル信号からアナログ信号へ
の変換器と受信側フィルタとの２系統信号伝送路を同一
半導体チップ上に搭載した単一チップのコープツタ集積
回路において、前記３系統信号伝送路ｙｘ系統信号伝送
路に切換える複数の切換スイッチと、該ｌ系統信号伝送
路の−ｊｌＫ設けた試験モード端子と、同ｌ系統信号伝
送路の他端に設けた自己特性評価回路とｔ具備し、試験
モード端子に時間的に変化しない信号を印加して試験モ
ードに切換えられているｌ系統信号伝送路が出力する信
号により自己の特性を評冑することｔ’ｓ徴とする単一
チップのコーデック集積ｉ路。 ２ 試験モード端子には直流基準電位相轟のディジタル
信号を印加し、ｌ系統信号伝送路の他１１１には信号累
積加算器！設けるととにより、ｌ系統伝送路の雑音出力
レベルを評価することン特徴とする特許請求の範囲第１
項記載の単一チッブσλコーデック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087081A JPS583320A (ja) | 1981-06-29 | 1981-06-29 | 単一チツプのコ−デツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10087081A JPS583320A (ja) | 1981-06-29 | 1981-06-29 | 単一チツプのコ−デツク集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583320A true JPS583320A (ja) | 1983-01-10 |
Family
ID=14285345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10087081A Pending JPS583320A (ja) | 1981-06-29 | 1981-06-29 | 単一チツプのコ−デツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583320A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1798268A1 (en) | 2005-12-15 | 2007-06-20 | Dupont Powder Coatings France S.A.S. | Low gloss coil powder coating composition for coil coating |
-
1981
- 1981-06-29 JP JP10087081A patent/JPS583320A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1798268A1 (en) | 2005-12-15 | 2007-06-20 | Dupont Powder Coatings France S.A.S. | Low gloss coil powder coating composition for coil coating |
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