JPS583327A - プツシユプル形ｍｏｓ論理回路 - Google Patents
プツシユプル形ｍｏｓ論理回路Info
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- JPS583327A JPS583327A JP56101119A JP10111981A JPS583327A JP S583327 A JPS583327 A JP S583327A JP 56101119 A JP56101119 A JP 56101119A JP 10111981 A JP10111981 A JP 10111981A JP S583327 A JPS583327 A JP S583327A
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- Japan
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- circuit
- logic
- gate
- push
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路内において論理回路間の信号配線数を
一少させつ＼本来の論理機能を遂行しうるプッシュプル
形ＭＯ８論理回路に関する。
一少させつ＼本来の論理機能を遂行しうるプッシュプル
形ＭＯ８論理回路に関する。
本田−人において、プッシュプル形ＭＯ１１ｍ理回路を
既に提案している。この回路はＮ−チヤンネル形の駆動
用ＭＯＢ）ランジスタ及び負荷用Ｖ０８トランジスタを
含み、駆動用ＭＯ８）ランジスタのゲージ電極に前段論
理回路の出力會警綬する一方、負荷用ＭＯ８）ランジス
タのゲート電極に前段論理回路の入力を接続することに
よシ、これらトランジスタを交互にオン・オフさせてＣ
Ｍ−０８的なプッシュプル動作を生じさせる回路である
。
既に提案している。この回路はＮ−チヤンネル形の駆動
用ＭＯＢ）ランジスタ及び負荷用Ｖ０８トランジスタを
含み、駆動用ＭＯ８）ランジスタのゲージ電極に前段論
理回路の出力會警綬する一方、負荷用ＭＯ８）ランジス
タのゲート電極に前段論理回路の入力を接続することに
よシ、これらトランジスタを交互にオン・オフさせてＣ
Ｍ−０８的なプッシュプル動作を生じさせる回路である
。
従って、この回路を用いて論理組合わせ回路を構成する
場合、論理入力がｎである論理回路によ）次段の論理回
路をプッシュプル形で動作させるにｔｉｍ＋１本の信号
配線を次段の論理回路まで形成しなければならない。
場合、論理入力がｎである論理回路によ）次段の論理回
路をプッシュプル形で動作させるにｔｉｍ＋１本の信号
配線を次段の論理回路まで形成しなければならない。
このような信号配線は各論理回路が集積回路に形成され
る論理ブロック内にあって相互に近接している場合には
然したる間曜とはならないが、このような信号配線が論
理ブーツク間に跨るような場合にはその多さ及び長さか
ら、これら信号配線部分が集積回路に大きな面積を占め
る〇これを解決すべく上述のような信号配線の出力端に
は通常形式（非プツシニブル形式）の回路を設けて１信
号には１本の信号配線とする回路の提案も既にしである
。
る論理ブロック内にあって相互に近接している場合には
然したる間曜とはならないが、このような信号配線が論
理ブーツク間に跨るような場合にはその多さ及び長さか
ら、これら信号配線部分が集積回路に大きな面積を占め
る〇これを解決すべく上述のような信号配線の出力端に
は通常形式（非プツシニブル形式）の回路を設けて１信
号には１本の信号配線とする回路の提案も既にしである
。
この回路形式では、成る論理ブロック内の論理回路の論
理入力の一部に他の論理ブロック内の論理回路出力を受
ける場合にも、上記成る論１ブロック内の論理回路を上
述の通常形式の論理回路で構成しなければならず、消費
電力が大きくなるばか抄でなくプッシュプル形ＭＯＢ論
理回路の有する高スイツチング特性を活し得す、低レベ
ルの効率に甘んじなければならなくなる。
理入力の一部に他の論理ブロック内の論理回路出力を受
ける場合にも、上記成る論１ブロック内の論理回路を上
述の通常形式の論理回路で構成しなければならず、消費
電力が大きくなるばか抄でなくプッシュプル形ＭＯＢ論
理回路の有する高スイツチング特性を活し得す、低レベ
ルの効率に甘んじなければならなくなる。
本発明は上述したような実情に着目して創案されたもの
で、論理入力の全部又祉一部をその真数入力及び補数入
力から構成し、その信号配線数の減少を図抄これら信号
配線の、集積回路内に占める面積を少なくシ、チップ面
積の有効利用を推進し得るプッシュプル形ＭＯ８論理回
路を提供することをその目的とする。
で、論理入力の全部又祉一部をその真数入力及び補数入
力から構成し、その信号配線数の減少を図抄これら信号
配線の、集積回路内に占める面積を少なくシ、チップ面
積の有効利用を推進し得るプッシュプル形ＭＯ８論理回
路を提供することをその目的とする。
以下、添付図面を参照しながら、本発明の一実施例を説
明する。
明する。
第１図は本発明回路の一例である三入力ノア回ｗｒ１１
ブ■ツク囚で示し、その−人力ムかノア１路１の属する
集積回路内の成る論理ブロック以外の他の論理ブロック
に属し、ノア回路１に対し前段となる論理回路から配線
されてその入力に弧びて来ておシ、他の二人力Ｂ、Ｃは
ノア回路の属する論理ブロック内の前段論理回路から配
徴されてそれぞれの入力に延びて来ている。
ブ■ツク囚で示し、その−人力ムかノア１路１の属する
集積回路内の成る論理ブロック以外の他の論理ブロック
に属し、ノア回路１に対し前段となる論理回路から配線
されてその入力に弧びて来ておシ、他の二人力Ｂ、Ｃは
ノア回路の属する論理ブロック内の前段論理回路から配
徴されてそれぞれの入力に延びて来ている。
第１図の論理ブロック図の詳細図が第２図に示されてい
る。第２図において、三入力ノア回路１が属する集積回
路の論理ブーツク以外の前段論理回路（図示せず）の論
理出カムは通常形式（非プツシプル形式）の反転回路２
ＯＮチャンネルＭＯ８トランジスタ３のゲート及びプッ
シュプル形ＭＯ８論理回路、例えばプッシュプル形三人
力ノア回路１０駆動用ＮチャンネルＭｏ１）ランジスタ
４のゲートへ接続されている。
る。第２図において、三入力ノア回路１が属する集積回
路の論理ブーツク以外の前段論理回路（図示せず）の論
理出カムは通常形式（非プツシプル形式）の反転回路２
ＯＮチャンネルＭＯ８トランジスタ３のゲート及びプッ
シュプル形ＭＯ８論理回路、例えばプッシュプル形三人
力ノア回路１０駆動用ＮチャンネルＭｏ１）ランジスタ
４のゲートへ接続されている。
反転回路２ＯＮチヤンネル工ンハンスメント形Ｍ０８ト
ランジスタ３０ソースは基準電位例えばアース電位へ接
続される一方、そのドレンはＮチャンネルデプリーシｌ
ン形Ｍｏｌ！）ランジスタ５のゲート及びソースへ１続
されている。トランジスタ５のドレインは電源Ｗｅｅへ
接続されている。
ランジスタ３０ソースは基準電位例えばアース電位へ接
続される一方、そのドレンはＮチャンネルデプリーシｌ
ン形Ｍｏｌ！）ランジスタ５のゲート及びソースへ１続
されている。トランジスタ５のドレインは電源Ｗｅｅへ
接続されている。
プッシュプル形三入力ノア回路ｌは上述ＯＮチャンネル
Ｍｏ１）ライジスタ４のソース及び２つの駆動用Ｎチャ
ンネルＭ０８トランジスタ６．７のソース管基準電位、
例えばアース電位に接続する一方、これらのトランジス
タ４，６．７のドレインを共通接続してその接続尭８を
ノア回路ｌの出力端９とし、そして上１１１１続点８に
、最初の負荷用ＮチャンネルＭＯ８）ランジスタ１０の
ドレインを電源ｖＣＣへ接続し、そのソースを次の負荷
用ＮチャンネルＭＯ８）ランラスタ１１０ドレインに、
次いでトランジスタ１１のソースを第３番目の負荷用Ｎ
チャンネルＭ０８トランジス／１２のドレインに接続し
た鋏トランジスタ１２０ソースを上記接続点８に接続し
てその出力系が構成され、これらトランジスタの内のト
ランジスタ６０ゲートには同−論理ブロック内の第１Ｄ
Ｉ１１段論■回路からのノア回路ｌのための論理人力１
が接続され、その補数論理人力ＩＦｉ）ランジスタ１１
のゲートへ接続され、また：同−論理ブロック内の第２
の前ＷＮ＆’ｆｌｌＢ路からのノア回路１のための真数
論理人力Ｃはトランジスタ７のゲートへ接続され、その
補数論理入力ｃＦｉシランジス！１０のゲートへ接続さ
れ、そして、上述の反転回路２の出力Ａがトランジスタ
１２のゲートへｌ１ｒｌｋされてその全体か構成されて
いる。
Ｍｏ１）ライジスタ４のソース及び２つの駆動用Ｎチャ
ンネルＭ０８トランジスタ６．７のソース管基準電位、
例えばアース電位に接続する一方、これらのトランジス
タ４，６．７のドレインを共通接続してその接続尭８を
ノア回路ｌの出力端９とし、そして上１１１１続点８に
、最初の負荷用ＮチャンネルＭＯ８）ランジスタ１０の
ドレインを電源ｖＣＣへ接続し、そのソースを次の負荷
用ＮチャンネルＭＯ８）ランラスタ１１０ドレインに、
次いでトランジスタ１１のソースを第３番目の負荷用Ｎ
チャンネルＭ０８トランジス／１２のドレインに接続し
た鋏トランジスタ１２０ソースを上記接続点８に接続し
てその出力系が構成され、これらトランジスタの内のト
ランジスタ６０ゲートには同−論理ブロック内の第１Ｄ
Ｉ１１段論■回路からのノア回路ｌのための論理人力１
が接続され、その補数論理人力ＩＦｉ）ランジスタ１１
のゲートへ接続され、また：同−論理ブロック内の第２
の前ＷＮ＆’ｆｌｌＢ路からのノア回路１のための真数
論理人力Ｃはトランジスタ７のゲートへ接続され、その
補数論理入力ｃＦｉシランジス！１０のゲートへ接続さ
れ、そして、上述の反転回路２の出力Ａがトランジスタ
１２のゲートへｌ１ｒｌｋされてその全体か構成されて
いる。
このノア回路構成においてもプッシュプル形式でノア論
理機能を遂行する。これを要約して説明すると、ノア回
路１への三人カム、ｌ、Ｃが共に低（又ａｔ）レベルに
あり、従ってＡ、Ｂ、Ｃｔｉ共に高（又はＨ）レベルに
ある場合に、出力端９に高レベルの出力が発生する。し
かしながら、三人カム、Ｂ、ｃの内の、いづれ炉′１つ
又は全部が高レベルにある、即ちＡ、Ｂ、ＣＯ内の、い
づれか１つ又は全部が低レベルにある場合には出力端９
には低レベルの出力が発生する。従って、第２図の回路
はノア論理機能を遂行する。
理機能を遂行する。これを要約して説明すると、ノア回
路１への三人カム、ｌ、Ｃが共に低（又ａｔ）レベルに
あり、従ってＡ、Ｂ、Ｃｔｉ共に高（又はＨ）レベルに
ある場合に、出力端９に高レベルの出力が発生する。し
かしながら、三人カム、Ｂ、ｃの内の、いづれ炉′１つ
又は全部が高レベルにある、即ちＡ、Ｂ、ＣＯ内の、い
づれか１つ又は全部が低レベルにある場合には出力端９
には低レベルの出力が発生する。従って、第２図の回路
はノア論理機能を遂行する。
このようなノア論理機能は上述のような集積回路内の他
の論理ブロックに属し、ノア回路ＩＫ対し＃段となる論
理回路の論理出力だけｔ１本の信号配ｌｌを用いてノア
回路１に導き、その配線ｔＰｍ接に駆動用ＭＯＢ）ラン
ジスタ４のゲートに、そして通常形式の反転回路１介し
て負荷用Ｍ０８トランジスタ１２のゲートにＩＩ絖する
だけで、遂行しつる。換言すれば、従来のような複数本
具体的に言えばｎ入力の論理回路の場合にｎ千１本もの
信号配ｌＩを、集積回路の論理ブレツク内の論理回路間
の信号配線に比して、燻燵と設けることなしに、ノア論
理機能を遂行しうる。
の論理ブロックに属し、ノア回路ＩＫ対し＃段となる論
理回路の論理出力だけｔ１本の信号配ｌｌを用いてノア
回路１に導き、その配線ｔＰｍ接に駆動用ＭＯＢ）ラン
ジスタ４のゲートに、そして通常形式の反転回路１介し
て負荷用Ｍ０８トランジスタ１２のゲートにＩＩ絖する
だけで、遂行しつる。換言すれば、従来のような複数本
具体的に言えばｎ入力の論理回路の場合にｎ千１本もの
信号配ｌＩを、集積回路の論理ブレツク内の論理回路間
の信号配線に比して、燻燵と設けることなしに、ノア論
理機能を遂行しうる。
このように、信号配線数を削減しうろことは集積（ロ）
路に占める信号配線面積の縮小をもたらし、チップ面積
の有効利用つ壇シ実装密度の向上に寄与するところ大な
るものがある。
路に占める信号配線面積の縮小をもたらし、チップ面積
の有効利用つ壇シ実装密度の向上に寄与するところ大な
るものがある。
また、ノア論理機能社完全なプッシュプル動作で遂行さ
れる故、本発明のノア回路においても、既に提案したプ
ッシュプル形Ｍ０８論理回路で得られるメリット即ち、
低電力性、高スイツチング性を享受出来る。
れる故、本発明のノア回路においても、既に提案したプ
ッシュプル形Ｍ０８論理回路で得られるメリット即ち、
低電力性、高スイツチング性を享受出来る。
第３図社本発明回路の他の実施例を示すナンド回路２０
のブロック図で、その人カムと入力層。
のブロック図で、その人カムと入力層。
Ｃとはそれぞれ、第１図と同様に、配ｌｌｌ１絖される
ものである。また、第４図は第３図０ナンド回路の詳細
図であるが、その構成は第２図回路における直列接続の
トランジスタ１０．１１．１２を並列接続の負荷用Ｎチ
ャンネルｗｏ−トランジスタ２１．２２．２３で置き換
えると共に、並列接続のトランジスタ４，６．７を直列
接続の駆動用ＮチャンネルＭｏ８）ランジス！２４．２
５．２６で置き換え、これらトランジスタのゲートに図
示の如き信号配線を施して成る。即ち、ナンド回路の属
する論理ブロック外の論理ブ璽ツタからの論理入カムは
１本の信号配＊２８を介してナンド回路２０に至夛、そ
の人カムは直接にトランジスタ２４のゲートへ接続され
ると共に通常形式（非プッシュプル形式）°の反転回路
２９を介してトランジスタ２１のゲートへ接続され、ま
た、ナンド１路２０の属する論理ブロック内の第１の前
段論理回路（図示せず）からナンド回路２０への真数論
理入力層はトランジスタ２５のゲートへ接続され、その
補数論理入力塾はトラン、ジスタ２２のゲートへ接続さ
れ、これに加えて第２の前段論理回路（図示せず）から
ナンド（ロ）路２０への真数論理入力Ｃはトランジスタ
２６のゲートへ接続され、その補数論理入力Ｃはトラン
ジスタ２３のゲートへ接続されている。
ものである。また、第４図は第３図０ナンド回路の詳細
図であるが、その構成は第２図回路における直列接続の
トランジスタ１０．１１．１２を並列接続の負荷用Ｎチ
ャンネルｗｏ−トランジスタ２１．２２．２３で置き換
えると共に、並列接続のトランジスタ４，６．７を直列
接続の駆動用ＮチャンネルＭｏ８）ランジス！２４．２
５．２６で置き換え、これらトランジスタのゲートに図
示の如き信号配線を施して成る。即ち、ナンド回路の属
する論理ブロック外の論理ブ璽ツタからの論理入カムは
１本の信号配＊２８を介してナンド回路２０に至夛、そ
の人カムは直接にトランジスタ２４のゲートへ接続され
ると共に通常形式（非プッシュプル形式）°の反転回路
２９を介してトランジスタ２１のゲートへ接続され、ま
た、ナンド１路２０の属する論理ブロック内の第１の前
段論理回路（図示せず）からナンド回路２０への真数論
理入力層はトランジスタ２５のゲートへ接続され、その
補数論理入力塾はトラン、ジスタ２２のゲートへ接続さ
れ、これに加えて第２の前段論理回路（図示せず）から
ナンド（ロ）路２０への真数論理入力Ｃはトランジスタ
２６のゲートへ接続され、その補数論理入力Ｃはトラン
ジスタ２３のゲートへ接続されている。
仁のナンド回路２０は完全なプッシュプル動作をなして
低電力性、高スイツチング性を錯持しっ＼通常のナンド
論理機能を遂行するうこのナンド論理機能を要約して説
明すると、論理入カム、ＩＩ、Ｃが高レベルにある、換
言すればム、Ｂ、Ｃが低レベルにある噛合、Ｋ ）ラン
ジスタ２４．２５゜２６がオンにな夛、トランジスタ２
］、２２．２３がオフになって出力増３０に低レベルの
出力を発生させる。これに対し、論理人力Ａ、Ｂ、Ｃの
内のいづれかの入力が低レベルにある、換言すればＮ、
１に、Ｃの内のいづれかの入力が高レベルにある場合に
はトランジスタ２５，２４．２６の内のいづれかのトラ
ンジスタがオフになｌ、）ランジス！２１．２２．２３
の内Ｏいづれかのトランク、スタがオンになって出力Ｊ
Ｉ１３０に高レベルの出力を発生する。従って、第４図
の回路はナンド論理機能を演じている。
低電力性、高スイツチング性を錯持しっ＼通常のナンド
論理機能を遂行するうこのナンド論理機能を要約して説
明すると、論理入カム、ＩＩ、Ｃが高レベルにある、換
言すればム、Ｂ、Ｃが低レベルにある噛合、Ｋ ）ラン
ジスタ２４．２５゜２６がオンにな夛、トランジスタ２
］、２２．２３がオフになって出力増３０に低レベルの
出力を発生させる。これに対し、論理人力Ａ、Ｂ、Ｃの
内のいづれかの入力が低レベルにある、換言すればＮ、
１に、Ｃの内のいづれかの入力が高レベルにある場合に
はトランジスタ２５，２４．２６の内のいづれかのトラ
ンジスタがオフになｌ、）ランジス！２１．２２．２３
の内Ｏいづれかのトランク、スタがオンになって出力Ｊ
Ｉ１３０に高レベルの出力を発生する。従って、第４図
の回路はナンド論理機能を演じている。
ｔた、このナンド回路２０の論理人力ム社ナンド回路２
０の属する論理ブロック以外の＃１理ブロック内の論ｍ
回路から来るが、この論理入カムに応答してナンド回路
２０をプッシュプル形式で動作させるのに、従来のよう
な複数本の信号配線で彦く、１本の信号配線で足りるか
ら、こ０ナンド回路２０においても、上述したノア回路
１の場合に得られる効果を享受出来る。
０の属する論理ブロック以外の＃１理ブロック内の論ｍ
回路から来るが、この論理入カムに応答してナンド回路
２０をプッシュプル形式で動作させるのに、従来のよう
な複数本の信号配線で彦く、１本の信号配線で足りるか
ら、こ０ナンド回路２０においても、上述したノア回路
１の場合に得られる効果を享受出来る。
上記実施例においては、ＮチャンネルＭｏｌ！）ランジ
スタを用いた例について説明したが、論理入力の極性を
逆にしてＰチャンネルＴｈ［０８トランジスタを用いる
こと−も出来る。ｔた、プッシュプル形ＭＯＢ論ｍ回路
への論理入力の一部が同一の＆理ブ日ツク内の比較的に
遠い論理１路から来る場合にも同勢に適用しうゐことは
言う盲でもない。
スタを用いた例について説明したが、論理入力の極性を
逆にしてＰチャンネルＴｈ［０８トランジスタを用いる
こと−も出来る。ｔた、プッシュプル形ＭＯＢ論ｍ回路
への論理入力の一部が同一の＆理ブ日ツク内の比較的に
遠い論理１路から来る場合にも同勢に適用しうゐことは
言う盲でもない。
以上費するに、本発明によれば、プッシュプル形ＭｏＳ
論理回路への論理入力の一部又は全Ｓ１１本の信号配線
でプッシュプル形ＭＯ８論理回路まで持って来ることが
出来る。従って、信号配線数を削減出来る。このことは
前段論理回路への入力数が多（なればなるほど原著とな
る。そして、信号配ＩＩ會集積回路の論理ブロック間で
引１１回わさねばならない場合には、上記信号配線の削
減によシ信号配線面積の大幅な縮小をもたらし、チップ
面積の有効利用換言すれば実装密度の向上に寄与すると
ころが大きい。このような効果はプッシュプル形Ｍｏｌ
論理回路の低電力性、高スイツチング性を維持しつ＼得
られる。
論理回路への論理入力の一部又は全Ｓ１１本の信号配線
でプッシュプル形ＭＯ８論理回路まで持って来ることが
出来る。従って、信号配線数を削減出来る。このことは
前段論理回路への入力数が多（なればなるほど原著とな
る。そして、信号配ＩＩ會集積回路の論理ブロック間で
引１１回わさねばならない場合には、上記信号配線の削
減によシ信号配線面積の大幅な縮小をもたらし、チップ
面積の有効利用換言すれば実装密度の向上に寄与すると
ころが大きい。このような効果はプッシュプル形Ｍｏｌ
論理回路の低電力性、高スイツチング性を維持しつ＼得
られる。
、第１図は本発明の一実ｊ１ガであるノア回路のブロッ
ク図、第２図は第１図回路の詳細図、鮪３図、は本発明
の他の実施例であるナンド回路のブロック図、第４図は
第３図回路の詳細図である。 図中、１社ノア回路、２は非ブツシュグル形反転回路、
４．６．ブは駆動用ＭＯ８）ランジス！、１０．１１．
１２は負荷用ＭＯ８）ランジスタである。 特許出動人 富士通株式会社 代理人 弁理士 松 岡 宏 四 部第１図 第３図 第４図
ク図、第２図は第１図回路の詳細図、鮪３図、は本発明
の他の実施例であるナンド回路のブロック図、第４図は
第３図回路の詳細図である。 図中、１社ノア回路、２は非ブツシュグル形反転回路、
４．６．ブは駆動用ＭＯ８）ランジス！、１０．１１．
１２は負荷用ＭＯ８）ランジスタである。 特許出動人 富士通株式会社 代理人 弁理士 松 岡 宏 四 部第１図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １）少なくとも２つの前°段１ｍ回路から論理入力を受
けるプッシュプル形Ｍｏｌ論理回路において、少なくと
も一方の前段論理回路からの論理入力を上記プッシュプ
ル回路の駆動用Ｍｏ１ｔ）ランジスタのｉ−トｔ＜接続
し、さらに上記論理入力を非プッシュプル形反転回路を
経て上記駆動用Ｍｏ１）ランジスタと相＠関係にある負
荷用ＭＯ８トランジスタのゲートに接続したことを特徴
とするプッシュプル形ＭＯｓ論理回路。 ２）上記一方の前段論理回路社集積回路内の他方ル形Ｍ
ｏ１ｅ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101119A JPS583327A (ja) | 1981-06-29 | 1981-06-29 | プツシユプル形ｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101119A JPS583327A (ja) | 1981-06-29 | 1981-06-29 | プツシユプル形ｍｏｓ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583327A true JPS583327A (ja) | 1983-01-10 |
Family
ID=14292182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101119A Pending JPS583327A (ja) | 1981-06-29 | 1981-06-29 | プツシユプル形ｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431850A (en) * | 1987-07-28 | 1989-02-02 | Tatsuta Densen Kk | Vinyl chloride polymer composition |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50101119A (ja) * | 1974-01-09 | 1975-08-11 | ||
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
-
1981
- 1981-06-29 JP JP56101119A patent/JPS583327A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50101119A (ja) * | 1974-01-09 | 1975-08-11 | ||
| JPS522156A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Push-pull buffer circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6431850A (en) * | 1987-07-28 | 1989-02-02 | Tatsuta Densen Kk | Vinyl chloride polymer composition |
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