JPS5833759A - 冗長コ−ド付加方式 - Google Patents
冗長コ−ド付加方式Info
- Publication number
- JPS5833759A JPS5833759A JP56130256A JP13025681A JPS5833759A JP S5833759 A JPS5833759 A JP S5833759A JP 56130256 A JP56130256 A JP 56130256A JP 13025681 A JP13025681 A JP 13025681A JP S5833759 A JPS5833759 A JP S5833759A
- Authority
- JP
- Japan
- Prior art keywords
- program
- redundant code
- address
- fixed memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ＯｎｌｙＭｅｍｏｒｙ）等の固定メモリへ格納さ
れるプログラム、データＩＩＩＩＯ情報に対し、誤）チ
ェツタ用Ｏ冗長コードを自動的に付加する方式に関する
もＯであゐ。
ａｄ ＯｎｌｙＭｅｍｏｒｙ）等の固定メモリへ格納さ
れるプログラム、データＩＩＩＩＯ情報に対し、誤）チ
ェツタ用Ｏ冗長コードを自動的に付加する方式に関する
もＯであゐ。
一般に、データ伝送、デーＩ処理等においては、デーｌ
０ＩＵをチェックナゐ丸め、本来のデータを表わすビッ
トに対し、パ曽ティビット岬０７Ｃ畏コードを付加し、
ｌＡイト★え祉ｌワードを構成する各ビットの同−輪ｌ
値舎計が、奇数を九は偶数になるものとしてお）、プロ
グラムに応じて動作するプ四南ツすを備えゐ装置Ｋかい
ても、堆扱う情報に対して同様Ｏ冗長コードを付加する
ものとなってい為。
０ＩＵをチェックナゐ丸め、本来のデータを表わすビッ
トに対し、パ曽ティビット岬０７Ｃ畏コードを付加し、
ｌＡイト★え祉ｌワードを構成する各ビットの同−輪ｌ
値舎計が、奇数を九は偶数になるものとしてお）、プロ
グラムに応じて動作するプ四南ツすを備えゐ装置Ｋかい
ても、堆扱う情報に対して同様Ｏ冗長コードを付加する
ものとなってい為。
しかし、プログラムＯ−尭時等Ｋかいては、グーダラム
を固定、メモリへ格納してデバツギンダ動作を行なわせ
る際、プロダラムＯ作成と同時に冗長コードも各バイト
★九はワード侮に計算のうえ、プ■ダツムと同様Ｋｌｌ
定メ４呼へ格納する必要があｐ、若し、デパツギシ１０
辿上Ｋか−てプーダツムを部分的に変更す為鳩舎にも、
そ０＠５１％冗長＝−ドＯ付加状況を変更せねばならず
、冗長ロードの付加作１１に多（ＯＩ数を要する欠点か
偉している。
を固定、メモリへ格納してデバツギンダ動作を行なわせ
る際、プロダラムＯ作成と同時に冗長コードも各バイト
★九はワード侮に計算のうえ、プ■ダツムと同様Ｋｌｌ
定メ４呼へ格納する必要があｐ、若し、デパツギシ１０
辿上Ｋか−てプーダツムを部分的に変更す為鳩舎にも、
そ０＠５１％冗長＝−ドＯ付加状況を変更せねばならず
、冗長ロードの付加作１１に多（ＯＩ数を要する欠点か
偉している。
本発−は、従来Ｏか＼る欠点を根本的に解決する目的を
有し、あらかじめｄ冗長コード作成用Ｏ準備プ四グツム
を用意しておき、装置ｏ動作開始時に準備プ■グラムに
応じて固定メ峰啼かも読み出し九情報に対する冗長コー
ドを作成Ｏうえ、情報を読み出した固定メモりＯアドレ
スと対応する可変メモりＯアドレスへ冗長コードを格納
し、この冗長コードを固定メｑりの情報へ付加する冗長
コードとして使用する仁とにより、冗長コードの作成を
自動的に行なうものとした極めて効果的な冗長コード付
加方式を提供するものである。
有し、あらかじめｄ冗長コード作成用Ｏ準備プ四グツム
を用意しておき、装置ｏ動作開始時に準備プ■グラムに
応じて固定メ峰啼かも読み出し九情報に対する冗長コー
ドを作成Ｏうえ、情報を読み出した固定メモりＯアドレ
スと対応する可変メモりＯアドレスへ冗長コードを格納
し、この冗長コードを固定メｑりの情報へ付加する冗長
コードとして使用する仁とにより、冗長コードの作成を
自動的に行なうものとした極めて効果的な冗長コード付
加方式を提供するものである。
以下、実施例を示すブロック図によｐ本発明の詳細な説
−する。
−する。
同図においては、！イタロプロ竜ツｆ勢のプロセラｔＣ
ＰＵを中心とし、これ０周辺へ固定メモリＲＯＭ！、Ｒ
ＯＭｍ、内容更新の自在な可変／４すＲＡＭ５ 。
ＰＵを中心とし、これ０周辺へ固定メモリＲＯＭ！、Ｒ
ＯＭｍ、内容更新の自在な可変／４すＲＡＭ５ 。
ＲＡＭ冨および、入出カー路１１０！〜！７ｈを配して
おり、母線１１ＵＩＩ Ｋよ〕、これら相互間が接続さ
れている。
おり、母線１１ＵＩＩ Ｋよ〕、これら相互間が接続さ
れている。
を九、固定メモリ風ＯＭＩＫ祉、冗長コード作成用Ｏ準
備プログラムが格納され、闇定メ幡すＩＩＯＭＩには、
装置本来の動作を命令する主ブーグラムが格納されるも
のになってｈると共に、可変メモりＲＡＭ ｓには、固
定メモりＲＯＭｍへ格納されるグ麿グラムへ付加する冗
長コードが格納され、可変メモりＩＡＩＬｓ Ｋは、必
要に応ず為データが逐次格納され為ものとなってお６、
ｙ＊＊ツｔｃｐｔｙが主ブーグラムに応じて動作を開始
すれば、入出カー路ｌ１０ｔ〜ｌ１０１１を介するＤｓ
−ｆ）１１０送受を行な−、所定のデータを可変メモす
ＲＡＭＩＫ対しアタ竜スしながら、主ブーグラムの命令
を貴行するも０となっている。
備プログラムが格納され、闇定メ幡すＩＩＯＭＩには、
装置本来の動作を命令する主ブーグラムが格納されるも
のになってｈると共に、可変メモりＲＡＭ ｓには、固
定メモりＲＯＭｍへ格納されるグ麿グラムへ付加する冗
長コードが格納され、可変メモりＩＡＩＬｓ Ｋは、必
要に応ず為データが逐次格納され為ものとなってお６、
ｙ＊＊ツｔｃｐｔｙが主ブーグラムに応じて動作を開始
すれば、入出カー路ｌ１０ｔ〜ｌ１０１１を介するＤｓ
−ｆ）１１０送受を行な−、所定のデータを可変メモす
ＲＡＭＩＫ対しアタ竜スしながら、主ブーグラムの命令
を貴行するも０となっている。
たソし、電源投入ま九はスＩ−）命令部によｐ、装置と
してＯ動作を開始するときには、オず、一定メモリＲＯ
Ｍ） Ｏ準備プｍｌラムに応じてグ四竜ツｔ ＣＰＵが
動作し、例えと各々８ビツトによｐ構成される固定メモ
リＲＯＭｌ０各アドレスから順次に格納プ四ダラムを貌
与出したうえ、これ０番ビットが示す論理値に応じ、準
備グａｆラムに畠づいて例えと１ビツトの冗長コードを
作成し、プｎグラムを読み出し九固定メ令りＲＯＭＩ
Ｏアドレスと対応する可変メモ９ＲＡＭ１のアドレスへ
格納する。
してＯ動作を開始するときには、オず、一定メモリＲＯ
Ｍ） Ｏ準備プｍｌラムに応じてグ四竜ツｔ ＣＰＵが
動作し、例えと各々８ビツトによｐ構成される固定メモ
リＲＯＭｌ０各アドレスから順次に格納プ四ダラムを貌
与出したうえ、これ０番ビットが示す論理値に応じ、準
備グａｆラムに畠づいて例えと１ビツトの冗長コードを
作成し、プｎグラムを読み出し九固定メ令りＲＯＭＩ
Ｏアドレスと対応する可変メモ９ＲＡＭ１のアドレスへ
格納する。
仁のため、固定メモリＲＯＭｍのアドレスと対応して可
変メモリＲＡＭｌ０各アドレスへ冗長コードが格納され
るものとなル、準備プＩグツムＯＩＩ！行終了に伴ない
、固定メモリＲＯＭｇの主プログラムを貴行する１Ｉｔ
ｃａ、これと同時に可変メモりＲＡＭｌ０冗長コードを
読み出すことにより、主プログラムにおける各バイト盲
たはワードの誤多有無をチェックすることが自在となる
。
変メモリＲＡＭｌ０各アドレスへ冗長コードが格納され
るものとなル、準備プＩグツムＯＩＩ！行終了に伴ない
、固定メモリＲＯＭｇの主プログラムを貴行する１Ｉｔ
ｃａ、これと同時に可変メモりＲＡＭｌ０冗長コードを
読み出すことにより、主プログラムにおける各バイト盲
たはワードの誤多有無をチェックすることが自在となる
。
したがって、プ困ダラム開発時等に杜、冗長コードを付
加しないプ四グラムのみを固定メそりＲＯＭｇへ格納す
れば、冗長コードが自動的に付加されるものとな夛、プ
ログツムＯ部分的変更に応じても同様１０１６層が行な
われる丸め、プ■グラムＯ開発が極めて害鳥となｐ１冗
長コードの付加に要する工数を完全に排除する仁とがで
自る。
加しないプ四グラムのみを固定メそりＲＯＭｇへ格納す
れば、冗長コードが自動的に付加されるものとな夛、プ
ログツムＯ部分的変更に応じても同様１０１６層が行な
われる丸め、プ■グラムＯ開発が極めて害鳥となｐ１冗
長コードの付加に要する工数を完全に排除する仁とがで
自る。
たソし、冗長コードのビット数社条件に応じて定めれに
よく、プａｌラムのみならず、基本データ、パラメータ
等Ｏ各種情報に対しても適用することが任意で６１１、
これらのビット数は状況に応じて定めればよい都、種々
の変形が自在である。
よく、プａｌラムのみならず、基本データ、パラメータ
等Ｏ各種情報に対しても適用することが任意で６１１、
これらのビット数は状況に応じて定めればよい都、種々
の変形が自在である。
以上０ａＷＡＫよ）＠らかなとお〕本ｌｉ−によれば・
プロセラすを有する装置が、冗長コード発生器としての
機能を備えるものとな夕、冗長コードが自動的に付加さ
れるため、各種情報のメモリに対する格納作業が容易化
され、プロセツサを有する各種の装置において顕著な効
果を呈する。
プロセラすを有する装置が、冗長コード発生器としての
機能を備えるものとな夕、冗長コードが自動的に付加さ
れるため、各種情報のメモリに対する格納作業が容易化
され、プロセツサを有する各種の装置において顕著な効
果を呈する。
図は本発明の実施例を示すプロック図である。
ＣＰＵ・・・・プロセツサ、ＲＯＭ１，ＲＯＭ２・・・
・固定メモリ、ＲＡＭ１，ＲＡＭ２・・・・可変メモリ
、ｘ１０１〜Ｉ１０＠ 龜・−・入出力回路、３υ−・
・・・母線・ 特許出願人 山武ハネウェル株式会社代層人 山川
政樹（静１４）
・固定メモリ、ＲＡＭ１，ＲＡＭ２・・・・可変メモリ
、ｘ１０１〜Ｉ１０＠ 龜・−・入出力回路、３υ−・
・・・母線・ 特許出願人 山武ハネウェル株式会社代層人 山川
政樹（静１４）
Claims (1)
- プログラムに応じて動作するプロセツサを有し、かつ、
固定メモリへ格納された情報に対して誤りチエツク用の
冗長コードを付加のうえ使用する装置において、あらか
じめ前記冗長コード作成用の準備プ■ダラムを用意のう
え、前記“装置Ｏ動作開始時に前記準備プ脅ダラムに応
じて前記固定メ毫りかも読み出し九情報に対する冗長コ
ードを作成し、該情報Ｏ前記■定メ毫りＫおけるアドレ
スと対応する可変メ毫りＯアドレスへ前記冗長コードを
格納してから、該冗長コードを前記固定メモリの情報へ
付加する冗長コードとして使用することを特徴とした冗
長コード付加方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130256A JPS5833759A (ja) | 1981-08-21 | 1981-08-21 | 冗長コ−ド付加方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130256A JPS5833759A (ja) | 1981-08-21 | 1981-08-21 | 冗長コ−ド付加方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833759A true JPS5833759A (ja) | 1983-02-28 |
Family
ID=15029901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130256A Pending JPS5833759A (ja) | 1981-08-21 | 1981-08-21 | 冗長コ−ド付加方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180750A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 命令記憶方式 |
| JP2008255884A (ja) * | 2007-04-04 | 2008-10-23 | Toyota Motor Corp | 内燃機関 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580895A (en) * | 1978-12-08 | 1980-06-18 | Hitachi Ltd | Memory system |
| JPS55105897A (en) * | 1979-01-31 | 1980-08-13 | Hitachi Koki Co Ltd | Memory device |
| JPS55125600A (en) * | 1979-03-22 | 1980-09-27 | Hitachi Ltd | Checking method for read-only memory |
-
1981
- 1981-08-21 JP JP56130256A patent/JPS5833759A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5580895A (en) * | 1978-12-08 | 1980-06-18 | Hitachi Ltd | Memory system |
| JPS55105897A (en) * | 1979-01-31 | 1980-08-13 | Hitachi Koki Co Ltd | Memory device |
| JPS55125600A (en) * | 1979-03-22 | 1980-09-27 | Hitachi Ltd | Checking method for read-only memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180750A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 命令記憶方式 |
| JP2008255884A (ja) * | 2007-04-04 | 2008-10-23 | Toyota Motor Corp | 内燃機関 |
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