JPH0353663B2 - - Google Patents
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- JPH0353663B2 JPH0353663B2 JP59123371A JP12337184A JPH0353663B2 JP H0353663 B2 JPH0353663 B2 JP H0353663B2 JP 59123371 A JP59123371 A JP 59123371A JP 12337184 A JP12337184 A JP 12337184A JP H0353663 B2 JPH0353663 B2 JP H0353663B2
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- JP
- Japan
- Prior art keywords
- command
- cpu
- code
- data
- slave
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はマスターCPUと１又は複数のスレ
ーブCPUとの間でデータ伝送を行うマルチCPU
における伝送データのチエツク方式に関する。
ーブCPUとの間でデータ伝送を行うマルチCPU
における伝送データのチエツク方式に関する。
［発明の技術的背景とその問題点］
従来、マスターCPUと１又は複数のスレーブ
CPUとの間でデータ伝送を行うシステムにおい
ては、例えば、マスターCPUからスレーブCPU
に一方的にデータを伝送させる方式、またマスタ
ーCPUからスレーブCPUにデータを伝送させる
とスレーブCPUが伝送データを受信してACKコ
ード又はNACKコードのみをマスターCPUに返
送する方式などが知られている。
CPUとの間でデータ伝送を行うシステムにおい
ては、例えば、マスターCPUからスレーブCPU
に一方的にデータを伝送させる方式、またマスタ
ーCPUからスレーブCPUにデータを伝送させる
とスレーブCPUが伝送データを受信してACKコ
ード又はNACKコードのみをマスターCPUに返
送する方式などが知られている。
しかしながら、前者の方式では伝送路に断線や
ノイズ発生等の障害があつた場合やスレーブ
CPU側にハードやソフトの障害がありスレーブ
CPUが暴走するようなことがあつてもマスター
CPUは全く判定することができない欠点があつ
た。また後者の方式では返送するのがACKコー
ド又はNCAKコードのみであるためノイズによ
つてコード判別を誤認するおそれがあり、また伝
送路に断線やノイズ発生等の障害があつた場合や
スレーブCPU側にハードやソフトの障害があつ
た場合にその事象をマスターCPUは判定するこ
とができるが、その障害がどのようなものである
かを判定することができない欠点があつた。
ノイズ発生等の障害があつた場合やスレーブ
CPU側にハードやソフトの障害がありスレーブ
CPUが暴走するようなことがあつてもマスター
CPUは全く判定することができない欠点があつ
た。また後者の方式では返送するのがACKコー
ド又はNCAKコードのみであるためノイズによ
つてコード判別を誤認するおそれがあり、また伝
送路に断線やノイズ発生等の障害があつた場合や
スレーブCPU側にハードやソフトの障害があつ
た場合にその事象をマスターCPUは判定するこ
とができるが、その障害がどのようなものである
かを判定することができない欠点があつた。
［発明の目的］
この発明はこのような欠点を除去するために考
えられたもので、マスターCPUはスレーブCPU
に対するデータの伝送状態をその事象及び内容も
含めてより確実にチエツクすることができるマル
チCPUにおける伝送データのチエツク方式を提
供しようとするものである。
えられたもので、マスターCPUはスレーブCPU
に対するデータの伝送状態をその事象及び内容も
含めてより確実にチエツクすることができるマル
チCPUにおける伝送データのチエツク方式を提
供しようとするものである。
［発明の概要］
この発明は、マスターCPUと１又は複数のス
レーブCPUとの間のデータ伝送を行う場合に、
マスターCPUからスレーブCPUにコマンドを伝
送するとスレーブCPUではそのコマンドの状態
をチエツクし、コマンドの状態が正常であればマ
スターCPUにACKコードとともにコマンドをコ
マンドエコーとして伝送し、続いてコマンドの各
ビツトの排他的論理和によつて作られるチエツク
用のBCCコードを伝送し、またコマンドの状態
が異常であればマスターCPUにNACKコードと
ともにコマンドをコマンドエコーとして伝送し、
続いて異常内容を知らせるエラーステイタスを伝
送し、マスターCPUではスレーブCPUからの
ACKコード又はNACKコードとコマンドエコー
並びにBCCコードまたはエラーステイタスとか
らデータの伝送状態をチエツクすることにある。
レーブCPUとの間のデータ伝送を行う場合に、
マスターCPUからスレーブCPUにコマンドを伝
送するとスレーブCPUではそのコマンドの状態
をチエツクし、コマンドの状態が正常であればマ
スターCPUにACKコードとともにコマンドをコ
マンドエコーとして伝送し、続いてコマンドの各
ビツトの排他的論理和によつて作られるチエツク
用のBCCコードを伝送し、またコマンドの状態
が異常であればマスターCPUにNACKコードと
ともにコマンドをコマンドエコーとして伝送し、
続いて異常内容を知らせるエラーステイタスを伝
送し、マスターCPUではスレーブCPUからの
ACKコード又はNACKコードとコマンドエコー
並びにBCCコードまたはエラーステイタスとか
らデータの伝送状態をチエツクすることにある。
［発明の実施例］
以下、この発明の実施例を図面を参照しながら
説明する。なお、この実施例ではマスターCPU
とスレーブCPUとが１：１の関係にある場合に
ついて述べる。
説明する。なお、この実施例ではマスターCPU
とスレーブCPUとが１：１の関係にある場合に
ついて述べる。
第１図はブロツク図で、１はマスターCPU、
２はスレーブCPUである。前記マスターCPU１
にはデータバス３を介してROM（リード・オン
リ・メモリ）４、RAM（ランダム・アクセス・
メモリ）５及びメカ部を除く各種入出力装置６が
接続されている。前記スレーブCPU２にはデー
タバス７を介してROM８、RAM９及びＩ／Ｏ
ポート１０が接続されている。前記Ｉ／Ｏポート
１０には各種のメカ機構が接続されている。前記
マスターCPU１とスレーブCPU２とはポートＡ
１１を間に介して制御信号ライン１２が接続さ
れ、またポートＢ１３を間に介して双方向データ
バス１４が接続されている。前記マスターCPU
１及びスレーブCPU２はそれぞれROM４，８に
格納されているプログラムデータに基づいて制御
動作を行うものである。
２はスレーブCPUである。前記マスターCPU１
にはデータバス３を介してROM（リード・オン
リ・メモリ）４、RAM（ランダム・アクセス・
メモリ）５及びメカ部を除く各種入出力装置６が
接続されている。前記スレーブCPU２にはデー
タバス７を介してROM８、RAM９及びＩ／Ｏ
ポート１０が接続されている。前記Ｉ／Ｏポート
１０には各種のメカ機構が接続されている。前記
マスターCPU１とスレーブCPU２とはポートＡ
１１を間に介して制御信号ライン１２が接続さ
れ、またポートＢ１３を間に介して双方向データ
バス１４が接続されている。前記マスターCPU
１及びスレーブCPU２はそれぞれROM４，８に
格納されているプログラムデータに基づいて制御
動作を行うものである。
前記マスターCPU１は第５図に示すプログラ
ム処理を行うように設定されている。すなわち、
先ずポートＢ１３が空になつているか否かをチエ
ツクし、空になつていればポートＡ１１に「１」
のIDデータをセツトする。続いてポートＢ１３
にコマンドをセツトする。このコマンドとしては
１バイトが８ビツト構成で第２図のａに示すよう
にID＝１の単一バイトからなるコマンドか或い
は第２図のｂに示すようにID＝１とID＝０から
なる複数バイトからなるコマンドになつている。
ID＝１のものは２ビツト目から７ビツト目まで
の６ビツトがコマンド格納部で１ビツト目が実行
ウエイトビツト格納部、０ビツト目が未使用にな
つている。ID＝１のコマンド部にはコマンド群
の性質を現わすデータがセツトされている。コマ
ンドが複数バイトからなるものでは前記ポート１
３Ｂにコマンドをセツトした状態でそのポートＢ
１３のコマンドが前記スレーブCPU２に読込ま
れて空になるのを待つ。そして前記ポートＢ１３
が空になると「０」のIDデータを前記ポートＡ
１１にセツトし、かつID＝０のコマンドを前記
ポートＢ１３にセツトする。この処理をID＝０
のコマンド全てがセツトされ終わるまで繰り返し
行う。ID＝０のコマンド全てがセツトされ終わ
ると前記スレーブCPU２からのACKコード又は
NACKコードの入力待ち状態となる。なお、こ
の処理においてポートＢ１３が空にならないとき
には常に実行権をモニタへ移す。
ム処理を行うように設定されている。すなわち、
先ずポートＢ１３が空になつているか否かをチエ
ツクし、空になつていればポートＡ１１に「１」
のIDデータをセツトする。続いてポートＢ１３
にコマンドをセツトする。このコマンドとしては
１バイトが８ビツト構成で第２図のａに示すよう
にID＝１の単一バイトからなるコマンドか或い
は第２図のｂに示すようにID＝１とID＝０から
なる複数バイトからなるコマンドになつている。
ID＝１のものは２ビツト目から７ビツト目まで
の６ビツトがコマンド格納部で１ビツト目が実行
ウエイトビツト格納部、０ビツト目が未使用にな
つている。ID＝１のコマンド部にはコマンド群
の性質を現わすデータがセツトされている。コマ
ンドが複数バイトからなるものでは前記ポート１
３Ｂにコマンドをセツトした状態でそのポートＢ
１３のコマンドが前記スレーブCPU２に読込ま
れて空になるのを待つ。そして前記ポートＢ１３
が空になると「０」のIDデータを前記ポートＡ
１１にセツトし、かつID＝０のコマンドを前記
ポートＢ１３にセツトする。この処理をID＝０
のコマンド全てがセツトされ終わるまで繰り返し
行う。ID＝０のコマンド全てがセツトされ終わ
ると前記スレーブCPU２からのACKコード又は
NACKコードの入力待ち状態となる。なお、こ
の処理においてポートＢ１３が空にならないとき
には常に実行権をモニタへ移す。
前記スレーブCPU２は第６図に示すプログラ
ム処理を行うように設定されている。すなわち、
前記ポートＡ１１にID＝１のデータがセツトさ
れ、前記ポートＢ１３にコマンドがセツトされて
いるとその各ポートＡ，Ｂのデータを取込み、
20msタイマーをスタートさせる。この20msの間
に次のコマンドを取込む。もし、この間にコマン
ドのキヤンセル指示があれば現行コマンドを中断
して新たなコマンドを受付ける。そしてこのタイ
マーがタイムアツプするとID＝１のコマンドの
テーブルをサーチし、そのコマンドがテーブルに
有れば後続のコマンド数をチエツクする。これは
ID＝１のコマンド部にセツトされているコマン
ド数と実際に取込まれたコマンド数をチエツクし
て行う。このコマンド数のチエツクにおいて一致
が確認されると前記ポートＢ１３の空状態を確認
してからID＝１をポートＡ１１にセツトし、第
３図のａに示すように６ビツトのコマンドエコー
と２ビツトのACKコード「00」からなるACKデ
ータをポートＢ１３にセツトする。このID＝１
のデータ及びACKデータが前記マスターCPU１
に取込まれると続いてID＝０をポートＡ１１に
セツトし、第３図のｂに示すように８ビツトの
BCCコードをポートＢ１３にセツトする。この
ときのBCCのコードは前記マスターCPU１から
取込まれた全てのコマンドの各ビツトの排他的論
理和によつて作られるコードになつている。続い
て前記マスターCPU１から取込んだID＝１のコ
マンドの１ビツト目をチエツクし、ウエイトビツ
トがセツトされているか否かをチエツクする。ウ
エイトビツトがセツトされていればウエイト時間
を設けてからコマンドの実行処理を行い、またウ
エイトビツトがセツトされていなければ直ちにコ
マンドの実行処理を行う。実行後、この処理をリ
ターンさせる。
ム処理を行うように設定されている。すなわち、
前記ポートＡ１１にID＝１のデータがセツトさ
れ、前記ポートＢ１３にコマンドがセツトされて
いるとその各ポートＡ，Ｂのデータを取込み、
20msタイマーをスタートさせる。この20msの間
に次のコマンドを取込む。もし、この間にコマン
ドのキヤンセル指示があれば現行コマンドを中断
して新たなコマンドを受付ける。そしてこのタイ
マーがタイムアツプするとID＝１のコマンドの
テーブルをサーチし、そのコマンドがテーブルに
有れば後続のコマンド数をチエツクする。これは
ID＝１のコマンド部にセツトされているコマン
ド数と実際に取込まれたコマンド数をチエツクし
て行う。このコマンド数のチエツクにおいて一致
が確認されると前記ポートＢ１３の空状態を確認
してからID＝１をポートＡ１１にセツトし、第
３図のａに示すように６ビツトのコマンドエコー
と２ビツトのACKコード「00」からなるACKデ
ータをポートＢ１３にセツトする。このID＝１
のデータ及びACKデータが前記マスターCPU１
に取込まれると続いてID＝０をポートＡ１１に
セツトし、第３図のｂに示すように８ビツトの
BCCコードをポートＢ１３にセツトする。この
ときのBCCのコードは前記マスターCPU１から
取込まれた全てのコマンドの各ビツトの排他的論
理和によつて作られるコードになつている。続い
て前記マスターCPU１から取込んだID＝１のコ
マンドの１ビツト目をチエツクし、ウエイトビツ
トがセツトされているか否かをチエツクする。ウ
エイトビツトがセツトされていればウエイト時間
を設けてからコマンドの実行処理を行い、またウ
エイトビツトがセツトされていなければ直ちにコ
マンドの実行処理を行う。実行後、この処理をリ
ターンさせる。
また、この処理においてマスターCPU１から
取込まれたID＝１のコマンドがテーブルになか
つたり、コマンド数が不一致ときにはID＝１を
ポートＡ１１にセツトし、第４図のａに示すよう
に６ビツトのコマンドエコーと２ビツトの
NACKコードからなるNACKデータをポートＢ
１３にセツトする。続いてポートＢ１３が空にな
るとID＝０をポートＡ１１にセツトし、さらに
第４図のｂに示すように８ビツトのエラーステイ
タスをポートＢ１３にセツトし、最後に受信バツ
フアをクリアしてこの処理を終了する。なお、前
記エラーステイタスは０ビツト目をID＝１で未
定義のコマンド情報とし、１ビツト目を未使用ビ
ツトとし、２ビツト目をコマンド群がが規定値よ
りも多いことを示す情報とし、３ビツト目をコマ
ンド群が規定数よりも少ないことを示す情報と
し、４ビツト目を全コマンド群の実行未完のうち
に新たなコマンドを受信したことを示す情報と
し、５ビツト目をスレーブCPU２の受信バツフ
アが満杯であることを示す情報とし、６ビツト目
をID＝１のコマンドがないことを示す情報とし、
７ビツト目をその他のエラーを示す情報としてい
る。
取込まれたID＝１のコマンドがテーブルになか
つたり、コマンド数が不一致ときにはID＝１を
ポートＡ１１にセツトし、第４図のａに示すよう
に６ビツトのコマンドエコーと２ビツトの
NACKコードからなるNACKデータをポートＢ
１３にセツトする。続いてポートＢ１３が空にな
るとID＝０をポートＡ１１にセツトし、さらに
第４図のｂに示すように８ビツトのエラーステイ
タスをポートＢ１３にセツトし、最後に受信バツ
フアをクリアしてこの処理を終了する。なお、前
記エラーステイタスは０ビツト目をID＝１で未
定義のコマンド情報とし、１ビツト目を未使用ビ
ツトとし、２ビツト目をコマンド群がが規定値よ
りも多いことを示す情報とし、３ビツト目をコマ
ンド群が規定数よりも少ないことを示す情報と
し、４ビツト目を全コマンド群の実行未完のうち
に新たなコマンドを受信したことを示す情報と
し、５ビツト目をスレーブCPU２の受信バツフ
アが満杯であることを示す情報とし、６ビツト目
をID＝１のコマンドがないことを示す情報とし、
７ビツト目をその他のエラーを示す情報としてい
る。
前記マスターCPU１は前記スレーブCPU２か
らACKコードまたはNACKコードを読込んだと
きには第７図に示す割込み処理を行なう。すな
わちポートＢ１３を介してスレーブCPU２から
の送信データを読込む。BCCコードまたはエラ
ーステイタスを読込んだときには第８図に示す割
込み処理を行う。すなわちACKデータのとき
はコマンドエコーの一致をチエツクし、さらに
BCCコードの一致をチエツクする。そして全て
が一致したとき始めて伝送データが正常に伝送さ
れたものと判定してリターンする。また、
NACKデータのときやACKデータであつてもコ
マンドエコーやBCCコードが不一致のときには
データの伝送に異常ありと判定し、RAM５にエ
ラーステイタスを格納してリターンする。
らACKコードまたはNACKコードを読込んだと
きには第７図に示す割込み処理を行なう。すな
わちポートＢ１３を介してスレーブCPU２から
の送信データを読込む。BCCコードまたはエラ
ーステイタスを読込んだときには第８図に示す割
込み処理を行う。すなわちACKデータのとき
はコマンドエコーの一致をチエツクし、さらに
BCCコードの一致をチエツクする。そして全て
が一致したとき始めて伝送データが正常に伝送さ
れたものと判定してリターンする。また、
NACKデータのときやACKデータであつてもコ
マンドエコーやBCCコードが不一致のときには
データの伝送に異常ありと判定し、RAM５にエ
ラーステイタスを格納してリターンする。
このように構成された本実施例装置において
は、マスターCPU１からスレーブCPU２にコマ
ンドが伝送されるとスレーブCPU２では取込ん
だID＝１のコマンドがテーブルに有るか否かを
チエツクし、有れば続いてコマンドの数をチエツ
クする。そしてこのコマンド数も一致していれば
マスターCPU１にコマンドエコーとACKコード
からなるACKデータを伝送する。さらにBCCコ
ードを伝送する。またID＝１のコマンドがテー
ブルになかつたり、コマンド数が不一致のときに
はマスターCPU１にコマンドエコーとNACKコ
ードからなるNACKデータを伝送する。さらに
エラーステイタスをも伝送する。従つて、マスタ
ーCPU１ではACK，NACKのみでなくコマンド
エコーによつて伝送データの状態を判定すること
できる。従つて、伝送が正常に行われたことを確
実に判定できる。またデータの伝送路が断線して
いる場合は勿論、ノイズによつて障害があつた場
合もコマンドエコーの状態によつて異常があつた
ことを確実に判定することができる。しかも異常
の場合はエラーステイタスによつて詳細な内容を
判定することができる。
は、マスターCPU１からスレーブCPU２にコマ
ンドが伝送されるとスレーブCPU２では取込ん
だID＝１のコマンドがテーブルに有るか否かを
チエツクし、有れば続いてコマンドの数をチエツ
クする。そしてこのコマンド数も一致していれば
マスターCPU１にコマンドエコーとACKコード
からなるACKデータを伝送する。さらにBCCコ
ードを伝送する。またID＝１のコマンドがテー
ブルになかつたり、コマンド数が不一致のときに
はマスターCPU１にコマンドエコーとNACKコ
ードからなるNACKデータを伝送する。さらに
エラーステイタスをも伝送する。従つて、マスタ
ーCPU１ではACK，NACKのみでなくコマンド
エコーによつて伝送データの状態を判定すること
できる。従つて、伝送が正常に行われたことを確
実に判定できる。またデータの伝送路が断線して
いる場合は勿論、ノイズによつて障害があつた場
合もコマンドエコーの状態によつて異常があつた
ことを確実に判定することができる。しかも異常
の場合はエラーステイタスによつて詳細な内容を
判定することができる。
このように伝送状態をその事象のみでなく、異
常が断線によるものかノイズによるものかその内
容も含めてより確実にチエツクできるようにな
る。
常が断線によるものかノイズによるものかその内
容も含めてより確実にチエツクできるようにな
る。
なお、前記実施例はこの発明をマスターCPU
とスレーブCPUが１：１の関係にある場合に適
用したものについて述べたが必ずしもこれに限定
されるものではなく、マスターCPUとスレーブ
CPUが１：複数の関係にある、いわゆるインラ
インシステムにも適用できるものである。
とスレーブCPUが１：１の関係にある場合に適
用したものについて述べたが必ずしもこれに限定
されるものではなく、マスターCPUとスレーブ
CPUが１：複数の関係にある、いわゆるインラ
インシステムにも適用できるものである。
［発明の効果］
以上詳述したようにこの発明によれば、マスタ
ーCPUはスレーブCPUに対するデータの伝送状
態をその事象及び内容も含めてより確実にチエツ
クすることができるマルチCPUにおける伝送デ
ータのチエツク方式を提供できる。
ーCPUはスレーブCPUに対するデータの伝送状
態をその事象及び内容も含めてより確実にチエツ
クすることができるマルチCPUにおける伝送デ
ータのチエツク方式を提供できる。
図はこの発明の実施例を示すもので、第１図は
ブロツク図、第２図はコマンドの構成を示す図、
第３図はACK返送時のデータ構成を示す図、第
４図はNACK返送時のデータ構成を示す図、第
５図はマスターCPUのプログラム処理を示す流
れ図、第６図はスレーブCPUのプログラム処理
を示す流れ図、第７図はマスターCPUのACK，
NACK受信時の割込み処理を示す流れ図、第８
図はマスターCPUのBCCコード、エラーステイ
タス受信時の割込み処理を示す流れ図である。 １…マスターCPU、２…スレーブCPU、４，
８…ROM（リード・オンリ・メモリ）、１１…ポ
ートＡ、１３…ポートＢ、１４…双方向データバ
ス。
ブロツク図、第２図はコマンドの構成を示す図、
第３図はACK返送時のデータ構成を示す図、第
４図はNACK返送時のデータ構成を示す図、第
５図はマスターCPUのプログラム処理を示す流
れ図、第６図はスレーブCPUのプログラム処理
を示す流れ図、第７図はマスターCPUのACK，
NACK受信時の割込み処理を示す流れ図、第８
図はマスターCPUのBCCコード、エラーステイ
タス受信時の割込み処理を示す流れ図である。 １…マスターCPU、２…スレーブCPU、４，
８…ROM（リード・オンリ・メモリ）、１１…ポ
ートＡ、１３…ポートＢ、１４…双方向データバ
ス。
Claims (1)
- １ マスターCPUと１又は複数のスレーブCPU
との間でデータ伝送を行う場合に、前記マスター
CPUからスレーブCPUにコマンドを伝送すると
前記スレーブCPUではそのコマンドの状態をチ
エツクし、コマンドの状態が正常であれば前記マ
スターCPUにACKコードとともに前記コマンド
をコマンドエコーとして伝送し、続いて前記コマ
ンドの各ビツトの排他的論理和によつて作られる
チエツク用のBCCコードを伝送し、またコマン
ドの状態が異常であれば前記マスターCPUに
NACKコードとともに前記コマンドをコマンド
エコーとして伝送し、続いて異常内容を知らせる
エラーステイタスを伝送し、前記マスターCPU
では前記スレーブCPUからのACKコード又は
NACKコードとコマンドエコー並びにBCCコー
ドまたはエラーステイタスとからデータの伝送状
態をチエツクすることを特徴とするマルチCPU
における伝送データのチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123371A JPS613265A (ja) | 1984-06-15 | 1984-06-15 | マルチｃｐｕにおける伝送デ−タのチエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123371A JPS613265A (ja) | 1984-06-15 | 1984-06-15 | マルチｃｐｕにおける伝送デ−タのチエツク方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017825A Division JPH03246659A (ja) | 1991-02-08 | 1991-02-08 | マルチｃｐｕにおける伝送データのチェック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613265A JPS613265A (ja) | 1986-01-09 |
| JPH0353663B2 true JPH0353663B2 (ja) | 1991-08-15 |
Family
ID=14858924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123371A Granted JPS613265A (ja) | 1984-06-15 | 1984-06-15 | マルチｃｐｕにおける伝送デ−タのチエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613265A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073546B2 (ja) * | 1985-10-08 | 1995-01-18 | キヤノン株式会社 | カメラ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123012A (ja) * | 1974-08-21 | 1976-02-24 | Hitachi Ltd |
-
1984
- 1984-06-15 JP JP59123371A patent/JPS613265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS613265A (ja) | 1986-01-09 |
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