JPS59194535A - 論理回路 - Google Patents
論理回路Info
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- JPS59194535A JPS59194535A JP6936483A JP6936483A JPS59194535A JP S59194535 A JPS59194535 A JP S59194535A JP 6936483 A JP6936483 A JP 6936483A JP 6936483 A JP6936483 A JP 6936483A JP S59194535 A JPS59194535 A JP S59194535A
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- JP
- Japan
- Prior art keywords
- signals
- circuit
- binary
- logic
- input signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の伎雨分野〕
この発明は多数決論理を得る論理回路に関し、特に素子
数が少なく集積回路化に適した論理回路に関する。
数が少なく集積回路化に適した論理回路に関する。
複数の論理入力信号のうち高レベルのものが多いかある
いは低レベルのものが多いかを判定するためには多数決
論理回路が採用されている。
いは低レベルのものが多いかを判定するためには多数決
論理回路が採用されている。
第１図は、ａ、ｂ、ｃの３つの入力信号の多数決論理を
得る、従来の３人力多数決論理回路の回路図である。こ
の回路はＮチャネルＭＯＳ）ランジスタを用いた単一チ
ャネル構成のものである。図において、電源電圧ＶＯＯ
印加点と出力端子１との間には負荷抵抗２が接続されて
いる。さらに出力端子１と接地電位点との間には、入力
信号ａ、ｂそれぞれをゲート入力とする直列接続された
２個のＭＯＳトランジスタ３．４と、入力信号す、ｃそ
れぞれをゲート入力とする直列接続された２個のＭＯＳ
）ランジスタ５゜６及び入力信号ａ、ｃそれぞれをゲー
ト入力とする直列接続された２個のＭＯＳ）ランジスタ
フ、８が並列挿入されている。
得る、従来の３人力多数決論理回路の回路図である。こ
の回路はＮチャネルＭＯＳ）ランジスタを用いた単一チ
ャネル構成のものである。図において、電源電圧ＶＯＯ
印加点と出力端子１との間には負荷抵抗２が接続されて
いる。さらに出力端子１と接地電位点との間には、入力
信号ａ、ｂそれぞれをゲート入力とする直列接続された
２個のＭＯＳトランジスタ３．４と、入力信号す、ｃそ
れぞれをゲート入力とする直列接続された２個のＭＯＳ
）ランジスタ５゜６及び入力信号ａ、ｃそれぞれをゲー
ト入力とする直列接続された２個のＭＯＳ）ランジスタ
フ、８が並列挿入されている。
このような構成でなる論理回路において、いま３つの入
力信号ａ、ｂ、ｅのうちその過半数である２つの入力信
号が高レベルになると、出力端子１ど接地電位点との間
に挿入された３組の直列回路のいずれかに電流パスが生
じて出力端子Ｉからは低レベルの信号が出力される。一
方Ｘ ３つの入力信号のうちいずれか２つの入力信号が
低レベルであれば上記磁流パスは生じないので、この場
合には出力端子１からは高レベルの信号が出力される。
力信号ａ、ｂ、ｅのうちその過半数である２つの入力信
号が高レベルになると、出力端子１ど接地電位点との間
に挿入された３組の直列回路のいずれかに電流パスが生
じて出力端子Ｉからは低レベルの信号が出力される。一
方Ｘ ３つの入力信号のうちいずれか２つの入力信号が
低レベルであれば上記磁流パスは生じないので、この場
合には出力端子１からは高レベルの信号が出力される。
第２図は上記第１図の論理回路を０ＭＯ８（ｅ目補ＭＯ
８）構成にして消費電力の削減を図った、従来の他の論
理回路の回路図である。この回路は０ＭＯ８構成とする
ために前記負荷抵抗２の代りに、入力信号ａ、 、ｅ
を各ゲート入力とするＰチャネルＭＯ８）ランジスタ９
〜１４からなる並・直列回路旦を負荷回路として設ける
ようにしたものである。
８）構成にして消費電力の削減を図った、従来の他の論
理回路の回路図である。この回路は０ＭＯ８構成とする
ために前記負荷抵抗２の代りに、入力信号ａ、 、ｅ
を各ゲート入力とするＰチャネルＭＯ８）ランジスタ９
〜１４からなる並・直列回路旦を負荷回路として設ける
ようにしたものである。
ところで、ＣＭＯ８化して消費゛成力の削減を図った第
２図に示す従来回路では、入カイ百号の数が多くなると
素子数が極めて多くなってしまう。
２図に示す従来回路では、入カイ百号の数が多くなると
素子数が極めて多くなってしまう。
たとえば、第２図回路において、入力信号の数がｎ個の
場合、必要とするＭＯＳ ）ランジスタの素子数Ｎは次
式で与えられる。
場合、必要とするＭＯＳ ）ランジスタの素子数Ｎは次
式で与えられる。
Ｎ＝２（ｎＣ（＋）＋１）（（号〕＋１）ただし記号〔
〕はガラス記号であり、記号内の小数を含む実数の整数
部を示す。
〕はガラス記号であり、記号内の小数を含む実数の整数
部を示す。
上記の式において、ｎｍ２０とするとＮは２−２００１
１−１１−３６９５１２０となる。現在の集積回路の素
子数の最大値は１’０万個程度であるため、入力信号が
２０の場合には集積化することは実際には実現不可能で
ある。
１−１１−３６９５１２０となる。現在の集積回路の素
子数の最大値は１’０万個程度であるため、入力信号が
２０の場合には集積化することは実際には実現不可能で
ある。
このように従来回路では、入力信号の数が少ない場合に
はさほど問題とはならないが、入力信号の数が多くなっ
てくると素子数が極めて多くなる欠点があり、この結果
、集積回路化するには適していない。
はさほど問題とはならないが、入力信号の数が多くなっ
てくると素子数が極めて多くなる欠点があり、この結果
、集積回路化するには適していない。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は入力（，４号の数が多くても比較的素
子数が少なく、シたがって容易に集積回路化が可能な、
入力信号の多数決論理を得る論理回路を提供することに
ある。
あり、その目的は入力（，４号の数が多くても比較的素
子数が少なく、シたがって容易に集積回路化が可能な、
入力信号の多数決論理を得る論理回路を提供することに
ある。
この発明によれば、ｎ個の論理入力信号のうち高レベル
であるものの数に対応した２進信号を全加算回路を用い
た加算回路で得て、この２進ｆｉ号と予めレジスタ内に
格納されているｎの過半数の値に対応した２進信号とを
コンパレータで比較することによって、ｎ個の論理入力
信号の多数決論理を得る論理回路が提供されている。
であるものの数に対応した２進信号を全加算回路を用い
た加算回路で得て、この２進ｆｉ号と予めレジスタ内に
格納されているｎの過半数の値に対応した２進信号とを
コンパレータで比較することによって、ｎ個の論理入力
信号の多数決論理を得る論理回路が提供されている。
以Ｆ図面を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る論理回路の構成會示すブロック回
路図である。区において加算回路３０に線ｎ個の論理信
号■、〜■□が入力される。この加算回路３０は入力さ
れるｎ １ｌｆｆｉの論理４−ｇ号に１〜■。を加算し
て、ｎ個の論理入力信号のうち高レベルであるものの数
に対応したｉビットの２進信号Ｘ０〜Ｘ１（Ｘｏは２゜
に対応した最下位ビット信号）を出力する。また４０は
定数レジスタであり、この定数レジスタ４０には上記論
理入力信号１１〜１１の数の過半数に対応した数が予め
ｉビットの２進信号Ｙ０〜ｙｉ（ｙｏは２ に対応した
最下位ピット信号）として設定される。上記加算回路３
０から出力される２進信号Ｘｏ〜Ｘｉおよび上記定数レ
ジスタ４０で設定されている２進信号Ｙ０〜Ｙ１はイ共
にコンパレータ５０に供給される。
３図はこの発明に係る論理回路の構成會示すブロック回
路図である。区において加算回路３０に線ｎ個の論理信
号■、〜■□が入力される。この加算回路３０は入力さ
れるｎ １ｌｆｆｉの論理４−ｇ号に１〜■。を加算し
て、ｎ個の論理入力信号のうち高レベルであるものの数
に対応したｉビットの２進信号Ｘ０〜Ｘ１（Ｘｏは２゜
に対応した最下位ビット信号）を出力する。また４０は
定数レジスタであり、この定数レジスタ４０には上記論
理入力信号１１〜１１の数の過半数に対応した数が予め
ｉビットの２進信号Ｙ０〜ｙｉ（ｙｏは２ に対応した
最下位ピット信号）として設定される。上記加算回路３
０から出力される２進信号Ｘｏ〜Ｘｉおよび上記定数レ
ジスタ４０で設定されている２進信号Ｙ０〜Ｙ１はイ共
にコンパレータ５０に供給される。
このコンパレータ５０は供給される２通信号ｘｏ−’−
ＸｉとＹ０〜Ｙｉとの大小を比較し、ｘｏ−Ｘｉの値が
Ｙ０〜Ｙｉよりも大きい場合にはたとえば高レベル信号
を出力し、逆の場合にはたとえば低レベル信号を出力す
る。
ＸｉとＹ０〜Ｙｉとの大小を比較し、ｘｏ−Ｘｉの値が
Ｙ０〜Ｙｉよりも大きい場合にはたとえば高レベル信号
を出力し、逆の場合にはたとえば低レベル信号を出力す
る。
このような構成でなる回路では、ｎ個の論理入力信号■
、〜工。のうち過半数が高レベルであれば、加Ｘ回路３
０からの２進出力４ｇ号Ｘ。
、〜工。のうち過半数が高レベルであれば、加Ｘ回路３
０からの２進出力４ｇ号Ｘ。
〜Ｘｉは定数レジスタ４Ｑ内に格納されている２進価号
Ｙ。−Ｙｉよりも大きな値となる。したがって、この場
合にはコンパレータ５０からの出力信号は高レベルとな
って、ｎａＯ論理入力信号１１〜■。の過半数が高レベ
ルであると硫ｇされる。一方、ｎ個の論理入力信号１１
〜■□のうち過半数が低レベルになっていれ）ｆ、加算
回路３０からの２進出力信号Ｘ。〜Ｘｉは定数レジスタ
４０内に格納されて（Ａる２進イ言号Ｙｏ＝Ｙｉよりも
小さな値となる。すると、この場合にはコンパレータ５
０からの出力（言号は低レベルとなり、ｎ個の論理入力
信号１１〜■。
Ｙ。−Ｙｉよりも大きな値となる。したがって、この場
合にはコンパレータ５０からの出力信号は高レベルとな
って、ｎａＯ論理入力信号１１〜■。の過半数が高レベ
ルであると硫ｇされる。一方、ｎ個の論理入力信号１１
〜■□のうち過半数が低レベルになっていれ）ｆ、加算
回路３０からの２進出力信号Ｘ。〜Ｘｉは定数レジスタ
４０内に格納されて（Ａる２進イ言号Ｙｏ＝Ｙｉよりも
小さな値となる。すると、この場合にはコンパレータ５
０からの出力（言号は低レベルとなり、ｎ個の論理入力
信号１１〜■。
の過半数が低レベルであると確認される。すなわち、コ
ンパレータ５０からの出力信号は、ｎ個の論理入力１ｇ
号１１〜Ｉｎの多数決論理を収ったものとなっている。
ンパレータ５０からの出力信号は、ｎ個の論理入力１ｇ
号１１〜Ｉｎの多数決論理を収ったものとなっている。
＠４図は上記第３図中における加算回路３０の具体的構
成を示す回路図である。この加算回’Ｍ ３０は、それ
ぞれ１ピツトの論理信号入力端子Ａ、Ｂ、桁上げ信号入
力端子ＣＩＮ、加′Ｊｉ１．４Ｍ号出力端子Ｓおよび桁
上げ信号出力端子Ｃ０ＵＴをそれぞれ備えた周知の全加
算回路ＦＡを複数個組合せて階層構造を形成している。
成を示す回路図である。この加算回’Ｍ ３０は、それ
ぞれ１ピツトの論理信号入力端子Ａ、Ｂ、桁上げ信号入
力端子ＣＩＮ、加′Ｊｉ１．４Ｍ号出力端子Ｓおよび桁
上げ信号出力端子Ｃ０ＵＴをそれぞれ備えた周知の全加
算回路ＦＡを複数個組合せて階層構造を形成している。
いま論理入力信号の数ｎが 、、、 ２ｍ＋１−１（、
は正の整数）で表わされる場合を考える。このとき、入
力に近い側の１段目には２ 個の全加算回路ＦＡが配
列される。ｍ ） １０時に、２段目には２・２ｍ−２
個の全加算回路ＦＡが配列され、一般−ｋ にに段目（１≦に≦ｍ）にはｋ・２ 個の全加算回路
ＦＡが配列される。モしてに段目に配列されている各全
加算回路ＦＡの３つ入力端子Ａ＊ＢｙＣＩＨには、ｋ−
１の場合にはｎ個の論理入力信号■、〜Ｉｎのうちのい
ずれか３つの信号が入力され、ｋ〉１の場合、入力端子
ｃＩＮの信号として２ 個の全加算回路ＦＡにはｎ個
の論理入力１号工、〜Ｉｎのうちの１つが、（ｋ−１）
２””’個にはｋ１９目Ｏ全加算回路ＦＡの出力端子Ｃ
ＯＤＴの信号がそれぞれ入力され、他の入力信号として
に一１段目に配列されている２つの全加算回路ＦＡから
の加算出力信号および桁上げ出力信号がそれぞれ入力さ
れる。そして最終段に配列されているｍ個（ｉ −ｍ＋
１ ）の全加算回路ＦＡからの加算出力信号および桁上
げ出力信号が前記２進出力信号Ｘ。〜Ｘｉとなっている
。この加算回路３０では各段の全力ロ舅回路ＦＡで゛１
ピットの加算を行なうことによって、最終段で論理入力
信号■１〜Ｉｎのうち島レベルであるものの数に対応し
た２進信号を１建ている。なお、第３図中の定数Ｉ／レ
ジスタ０としてはプリップフロップ等やメモリ等力１採
用可能であり、コンパレータ５０としては減算回路やデ
ィジタル比較回路あるいは排他的論理右」回路を用いた
比較回路が採用可能である。
は正の整数）で表わされる場合を考える。このとき、入
力に近い側の１段目には２ 個の全加算回路ＦＡが配
列される。ｍ ） １０時に、２段目には２・２ｍ−２
個の全加算回路ＦＡが配列され、一般−ｋ にに段目（１≦に≦ｍ）にはｋ・２ 個の全加算回路
ＦＡが配列される。モしてに段目に配列されている各全
加算回路ＦＡの３つ入力端子Ａ＊ＢｙＣＩＨには、ｋ−
１の場合にはｎ個の論理入力信号■、〜Ｉｎのうちのい
ずれか３つの信号が入力され、ｋ〉１の場合、入力端子
ｃＩＮの信号として２ 個の全加算回路ＦＡにはｎ個
の論理入力１号工、〜Ｉｎのうちの１つが、（ｋ−１）
２””’個にはｋ１９目Ｏ全加算回路ＦＡの出力端子Ｃ
ＯＤＴの信号がそれぞれ入力され、他の入力信号として
に一１段目に配列されている２つの全加算回路ＦＡから
の加算出力信号および桁上げ出力信号がそれぞれ入力さ
れる。そして最終段に配列されているｍ個（ｉ −ｍ＋
１ ）の全加算回路ＦＡからの加算出力信号および桁上
げ出力信号が前記２進出力信号Ｘ。〜Ｘｉとなっている
。この加算回路３０では各段の全力ロ舅回路ＦＡで゛１
ピットの加算を行なうことによって、最終段で論理入力
信号■１〜Ｉｎのうち島レベルであるものの数に対応し
た２進信号を１建ている。なお、第３図中の定数Ｉ／レ
ジスタ０としてはプリップフロップ等やメモリ等力１採
用可能であり、コンパレータ５０としては減算回路やデ
ィジタル比較回路あるいは排他的論理右」回路を用いた
比較回路が採用可能である。
次に、第４１図に示す４！￥灰の加算回路３０を用いた
この発明の実施例回路と、前記第２図に示す方式の従来
回路との使用素子数を比較する。
この発明の実施例回路と、前記第２図に示す方式の従来
回路との使用素子数を比較する。
従来回路の場合、ｎ入力（ｎ”２ −１）では２・ｎ
ＣＣｌ＃〕＋１・（〔子〕＋１）個のＭＯＳ）ランジス
タが必要である（ただしｎは奇数であり、ｎ己号〔〕は
前記と同様にガウス記号である）。これに対して上記実
施例回路では、１つの全加算（ロ）路ＦＡを構成するの
に必要なＭＯＳ）９ンジスタの数をｆｌとすると、加算
回路３００１段目−１ には２ ・ｆａ個のＭＯＳ ）ランジスタが必要とな
り、同じく２段目には２ ・（２・ｆ８）ｍ−に 個が必要であり、一般にに段目では２ ・（ｋ−ｆ、
）個が必要である。したがって、その総和Ｍは次のよ
うになる。
ＣＣｌ＃〕＋１・（〔子〕＋１）個のＭＯＳ）ランジス
タが必要である（ただしｎは奇数であり、ｎ己号〔〕は
前記と同様にガウス記号である）。これに対して上記実
施例回路では、１つの全加算（ロ）路ＦＡを構成するの
に必要なＭＯＳ）９ンジスタの数をｆｌとすると、加算
回路３００１段目−１ には２ ・ｆａ個のＭＯＳ ）ランジスタが必要とな
り、同じく２段目には２ ・（２・ｆ８）ｍ−に 個が必要であり、一般にに段目では２ ・（ｋ−ｆ、
）個が必要である。したがって、その総和Ｍは次のよ
うになる。
Ｍ −（２”−’＋２・２ ｍ−２＋３・２ｒｒ′−８
＋ ・・−＋ｍ・２°）八−（ｎ （ｍ＋１））ｆａ さらに定数レジスタ４０では１ビット当りｆｂ個、コン
パレータ５０では１ビット当りｆａ個それぞれＭＯＳ
）ランジスタが必要であるとすれば、すべての素子数は
（Ｃ（ｎ−（ｍ＋１ ） ）八＋（ｍ＋１）（７ｂ＋ｊ
’ｃ） ）となる。このような関係において、いまｎ−
３１とすると第２図の従来回路では約９．６ Ｘ １０
°個のＭＯＳ ）ランジスタが必要である。一方、この
実施例回路の場合、ｍ −ｍ ６であり、またｆｌと（
ｆｂ＋ｆｃ）の数をそれぞれ２０とすれば合計でわずか
６２０個のＭＯＳ）ランジスタが必要となるだけである
。
＋ ・・−＋ｍ・２°）八−（ｎ （ｍ＋１））ｆａ さらに定数レジスタ４０では１ビット当りｆｂ個、コン
パレータ５０では１ビット当りｆａ個それぞれＭＯＳ
）ランジスタが必要であるとすれば、すべての素子数は
（Ｃ（ｎ−（ｍ＋１ ） ）八＋（ｍ＋１）（７ｂ＋ｊ
’ｃ） ）となる。このような関係において、いまｎ−
３１とすると第２図の従来回路では約９．６ Ｘ １０
°個のＭＯＳ ）ランジスタが必要である。一方、この
実施例回路の場合、ｍ −ｍ ６であり、またｆｌと（
ｆｂ＋ｆｃ）の数をそれぞれ２０とすれば合計でわずか
６２０個のＭＯＳ）ランジスタが必要となるだけである
。
このように、素子数は従来回路にくらべて大幅に少なく
することができる。そしてこのことは、入力数ｎが大き
くなる程麦は大きくなる。したがって、集積回路化は極
めて容易である。しかも、素子数が少ないので、集積回
路化した場合にパターン面積を小さくすることができ、
これによって寄生容量が小さくおさえられ、動作速度お
よび消費゛電力の面からみても極めて有利である。
することができる。そしてこのことは、入力数ｎが大き
くなる程麦は大きくなる。したがって、集積回路化は極
めて容易である。しかも、素子数が少ないので、集積回
路化した場合にパターン面積を小さくすることができ、
これによって寄生容量が小さくおさえられ、動作速度お
よび消費゛電力の面からみても極めて有利である。
なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能である。たとえば第４図に示す加
算回路３０は論理入力信号の数ｎがｎ−２ｍ ＋ １１
の形で表わされる場合のものであるが、これは−（２の
へき来）−１の形で表わされない場合でも容易に構成す
ることができる。たとえば、ｎ−２１の場合には、２１
＝１＋ （２’−１＋）＋（１＋（２”−１）＋１ ）
という形に分解する。この式に対応した加算回路３０が
第５図に示すものであり、図中の部分加算回路３１が（
２’−１）に対応する部分、部分加算回路３２が（１＋
（２２−１）＋１ ）に対応する部分であり、最終段の
部分加算回路３３が１と（２’−１）と（１＋（２”
−１）＋１ ）との加算を行なう部分である。
なく種々の変形が可能である。たとえば第４図に示す加
算回路３０は論理入力信号の数ｎがｎ−２ｍ ＋ １１
の形で表わされる場合のものであるが、これは−（２の
へき来）−１の形で表わされない場合でも容易に構成す
ることができる。たとえば、ｎ−２１の場合には、２１
＝１＋ （２’−１＋）＋（１＋（２”−１）＋１ ）
という形に分解する。この式に対応した加算回路３０が
第５図に示すものであり、図中の部分加算回路３１が（
２’−１）に対応する部分、部分加算回路３２が（１＋
（２２−１）＋１ ）に対応する部分であり、最終段の
部分加算回路３３が１と（２’−１）と（１＋（２”
−１）＋１ ）との加算を行なう部分である。
そしてこの回路のうち余分な入力端子は低レベルに設定
するために接地されている。すなわち、一般に入力数ｎ
がｎ −２−１の形で表わすことができない場合には、
ｍ−（１！ｏｇｔ （ｎ＋１ ） ）としてｎをｎ ＝
１ ＋ （２−１）＋ ｎｌの形に分解する（ｎｌ≧
０）。ここで（２”−１）の部分加算は第５図の場合と
同様にして行なうことができる。さらにｎ、）Ｏのとき
には、ｍｔ＝ （ｊ！ｏｇｓ （ｎ、＋１） ）とおい
て上記と同様の手法で部分加算を行なう。
するために接地されている。すなわち、一般に入力数ｎ
がｎ −２−１の形で表わすことができない場合には、
ｍ−（１！ｏｇｔ （ｎ＋１ ） ）としてｎをｎ ＝
１ ＋ （２−１）＋ ｎｌの形に分解する（ｎｌ≧
０）。ここで（２”−１）の部分加算は第５図の場合と
同様にして行なうことができる。さらにｎ、）Ｏのとき
には、ｍｔ＝ （ｊ！ｏｇｓ （ｎ、＋１） ）とおい
て上記と同様の手法で部分加算を行なう。
そして最終段（ｍ段目）ではｍ個の全加算回路を配列し
て１つの入力と（２−１）の部分加算出力とれ、の部分
加算出力をそれぞれ入力する。
て１つの入力と（２−１）の部分加算出力とれ、の部分
加算出力をそれぞれ入力する。
この場合にも余分な入力端子は接地する。
また上記実施例回路では定数レジスタ３０とコンパレー
タ４０とを別々に設ける場合について説明したが、これ
はコンパレータにｙｏ−Ｙｉの２進信号の記憶機能を組
み込ませた構成としてもよい。しかもこの２進イキ号Ｙ
０〜Ｙｉの設定を種々に変えることによって、論理入力
信号■１〜工。の多数決論理を取るのみではなく、たと
えばｎ個のうち１／４が高レベルとなっている場合等積
々の論理をとることもできる。
タ４０とを別々に設ける場合について説明したが、これ
はコンパレータにｙｏ−Ｙｉの２進信号の記憶機能を組
み込ませた構成としてもよい。しかもこの２進イキ号Ｙ
０〜Ｙｉの設定を種々に変えることによって、論理入力
信号■１〜工。の多数決論理を取るのみではなく、たと
えばｎ個のうち１／４が高レベルとなっている場合等積
々の論理をとることもできる。
以上説明したようにこの発明によれば、入力信号の数が
多くても比較的素子数が少なく、シたがって容易に集積
回路化が可能な、入力信号の多数決論理を取る論理回路
が提供できる。
多くても比較的素子数が少なく、シたがって容易に集積
回路化が可能な、入力信号の多数決論理を取る論理回路
が提供できる。
第１図および第２図はそれぞれ従来回路の回路図、第３
図はこの発明の一実施例の構成を示すブロック回路図、
第゛４図は第３図回路の加算回路の具体的構成を示す回
路図、第５図は加算回路の他の例を示す回路図である。 ３０・・・加算回路、４０・・・定数レジスタ、５０・
・・コンパレータ、ＦＡ・・・全加算回路。 出１願人代理人 弁理士 鈴 圧式 彦第１図
第２図 第３図
図はこの発明の一実施例の構成を示すブロック回路図、
第゛４図は第３図回路の加算回路の具体的構成を示す回
路図、第５図は加算回路の他の例を示す回路図である。 ３０・・・加算回路、４０・・・定数レジスタ、５０・
・・コンパレータ、ＦＡ・・・全加算回路。 出１願人代理人 弁理士 鈴 圧式 彦第１図
第２図 第３図
Claims (3)
- （１） ｎ個の論理入力信号のうち高レベルであるも
のの数に対応した２進信号を出力する第１の手段と、予
め所定の２進信号を設定する第２の手段と、上記第１．
第２の手段における２進信号どうしを比較しこの比較結
果を出力する第３の手段とを具備したことを特徴とする
論理回路。 - （２） 前記第２の手段では前記論理入力信号の数で
あるｎの過半数の値の２４１Ｊ号が設定される特許請求
の範囲第１項にａピ載の論理回路。 - （３） 前記第１の手段が全加算回路を用いた加其回
路で構成、されてりる特許請求の範囲第１項に記載の論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6936483A JPS59194535A (ja) | 1983-04-20 | 1983-04-20 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6936483A JPS59194535A (ja) | 1983-04-20 | 1983-04-20 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194535A true JPS59194535A (ja) | 1984-11-05 |
Family
ID=13400423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6936483A Pending JPS59194535A (ja) | 1983-04-20 | 1983-04-20 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194535A (ja) |
-
1983
- 1983-04-20 JP JP6936483A patent/JPS59194535A/ja active Pending
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