JPS5834852B2 - エンザンシヨリホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は数値データを指数部と仮数部で表現して演算処
理するいわゆる指数表示型計算機における演算処理方式
に関する。

一般に計算機における偵昇精度は相対精度によって決定
され、しかも関数計算においてはその関数を求めるに適
切な近似式を用いて演算を行なう関係上、１つの関数計
算の演算結果を得るまでに、多種の演算を何回も繰り返
して行なうので、その各々の演算過程の結果数の有効数
字が１桁多いか否か（こよって解の精度は大きく左右さ
れる。

また、関数計算、例えば対数計算三角関数１．逆三角関
数、双曲線関数、指数計算等を行なう場合、その演算処
理過程で（１−Ｘ）（但しＯ≦Ｘく１〕という演算が比
較的頻繁に出現する。

一方、指数表示型計算機即ち例えば数値 （０，０００９９５６）を〔９，９５６００００（仮数
部）ＸＩＯ’（指数部）〕の形態のデータとしてレジス
タ（こ記憶し、演算処理する計算機において、この（１
−Ｘ）（（０≦ｘ＜１１））の演算を計算機に通常用い
られている減算フローで行なった場合には、被演算数と
演算数の桁合せを行なった後に減算をするので、どうし
てもその演算結果の有効数字の桁数は、上記桁合せ段階
でレジスタの内容を右シフトした桁分だけ少ない桁数と
なってしまう。

その−例を例えば計算機が８桁表示の場合を例にとって
説明すれば、演算レジスタは第１図ａに示すように入力
データにおける有効数字部分を記憶する仮数部１、前記
入力データの小数点位Ｇと対する位取りを示す指数デー
タを記憶する指数部２、上記指数の正負判別用サイン情
報を記憶する指数サイン部３からなっている。

例えばこの指数サイン部３の記憶内容が（０）（２進化
情報）であれば「＋」、〔１〕であれが「−」を表わし
ている。

また、上記仮数部１は９桁分の記憶容量で、下位の８桁
に対して仮数データが記憶され、最上位桁即ち９桁目の
ＭＳＤは演算中に桁上げ即ち８桁目の演算からのボロー
又はキャリーが生じた場合の予備として設けられている
。

しかして、１−Ｘ（（ＭＸ＜ １ ）、（’ｘ＝ ０．
９９９１２３４５） ）の演算動作を行う場合第１図す
に示すように第１のレジスタ４ａに被演算数（１，００
０００００）の値が（１，０００００００Ｘ１０°〕の
形で記憶され、第２のレジスタ４ｂに演算数Ｘの値例え
ば（０，９９９１２３４５）が［： ９．９９９１２３
４５Ｘ１０−りの形でレジスタ４ｂに記憶させる。

すなわち、レジスタ４ｂを例にすれば仮数部１に（９９
９１２３４５）、指数部２に指数（ＩＯＪを示す〔０１
〕、指数サイン部３には指数が・「−」であることを示
す〔１〕が記憶される。

そして、その記瞳後、第１及び第２のレジスタ４ ａ
ｙ ４ ｂの記憶された数値データの小数点位置を揃え
るために第１図Ｃに示すように第２のレジスタ４ｂの指
数部の内容を〔０１〕→（０，０）にし仮数部のデータ
を右シフ１へして１桁下げて（０９９９１２３４）と１
〜、ｉ−ｘつまり（１−０，９９９１２３４）の演算を
行い、第１図ｄに示すように（０，０００８７６６）の
結果を得る。

次いで第１図ｅに示すように（８，７６６Ｘ］、０ ４
）の指数形に変換する。

そして、この（］、−Ｘ）の演算を基に例えば対数計算 等の関数計算が行なわれる。

このように従来の指数型計算機（こおける１ −Ｘの演
算方式では、通常の減算ルーチンを使用するので被演算
数と演算数の桁合わせを行う為（こ被演算数Ｘの値を右
シフトして、桁下げしているので、下位桁がそのシフト
動作（こ伴い順次切捨てられることになりその減算結果
の真値に対する有効精度の桁数が少なくなってしまいこ
の精度の落ちた演算結果を何回も用いて種々の演算を行
い、演算結果を得るとその演算結果の精度は大きく低下
するという欠点がある。

本発明は上記の点【こ鑑みてなされたもので、１−Ｘの
演算を行う場合にＸが〔１〕より小さくても有効数の桁
落ちを生じることなく、高い精度が得られ、もって関数
計算における演算結果の精度の向上が計られる演算処理
方式を提供することを目的とする。

以下図面を参照して本発明の一実施例を説明する。

第２図において１０はシフトレジスタで、第１図ａて説
明したように仮数部１１．指数部１２、指数サイン部１
３からなっており、その出力信号は例えは４ビツトの遅
延回路１４を介してアンド回路１５の一方の入力端に加
えられ、このアンド回路１５の出力はオア回路１６を介
してシフ１〜レジスタ１０に帰環される。

また、シフ１〜レジスク１０の出力信号はシフトレジス
タ１０の仮数部１１の内容がシフトレジスタ１０より出
力している期間だけ゛１″信号となる仮数部１１を指定
する仮数部タイミング＋綻信号Ｔ１と共にアンド回路１
７に加えられ、このアンド回路１７の出力信号は被演算
信号Ｘとしてアダー回路１８のＸ入力端子に加えられる
。

さらに上記シフトレジスタ１０の出力信号は指数サイン
部１２を指定する指数サイン部タイミング指定信号即ち
シフトレジスタ１０の指数サイン部の内容がシフ１〜レ
ジスク１０より出力する期間だけパ１′”となる信号Ｔ
３及び図示しない制御部より発せられる（Ｘ−１）演算
を実行せよの１−Ｘ命令と共にアンド回路１９に加えら
れる。

そＬ〜てこのアンド回路１９の出力信号は判断回路２０
へ送られる。

この判断回路２０は１−Ｘ命令が写えられた際に指数サ
イン部１３の内容が〔１〕か〔Ｏ〕か、つまりシフトレ
ジスタ１０に置数された被演算数が〔１〕より小さいか
否かを判断し、〔１〕より小さいと判断した場合に゛′
１″信号を出力する。

この判断回路２０の出力信号は、減算信号としてアダー
回路１８へ加えられると共にシフトレジスタ１０の仮数
部最上位桁ＭＳＤを指定するタイミング信号即ち仮数部
最上位桁ＭＳＤの内容がシフトレジスタ１０より出力す
るタイミングの時だけｌ″である信号ＴＭと共にアンド
回路２１へ加えられる。

上記アンド回路２１の出力は被演算数〔１〕としてアダ
ー回路１８へ加えられる。

アダー回路１８は、各入力端に与えられると１−Ｘの演
算を行い、その演算結果をオア回路２２を介してアンド
回路２３の一方の入力端に加えられる。

このアンド回路２３の出力信号はオア回路１６を介して
シフ１へレジスタ１０に送られる。

また、上記判断回路２０の出力信号は小数点コード発生
回路２４へ動作指令として送られる。

この小数点コード発生回路２４は判断回路２０から゛１
″信号が与えられることによって小数点コード例えば（
１０１）を発生し、アンド回路２５の一方の入力端に供
給する。

このアンド回路２５の他方の入力端には、シフトレジス
タ１０の指数部１２及び指数サイン部１３を指定するタ
イミング信号Ｔ２が与えられており、このタイミング信
号Ｔ２に同期してアンド回路２５から小数点コードが出
力され、オア回路２２に加えられる。

また前記アンド回路１９の出力信号はインバータ２６を
介してディレードフリップフロップ回路２７へ送られる
。

このディレードフリップフロップ回路２７はワードクロ
ツクパルスクｅに同期して入力を読込み、クロックパル
スφ２に同期して信号を出力する。

上記クロックパルスφｅは１ワードタイムの同期、つま
りシフトレジスタ１０の内容が一巡する毎（こ１発出力
される。

また、クロックパルスφ２はφｅに比し充分周期の短い
パルスである。

しかして、上記フリップフロップ２７の出力信号は、４
ビツトの遅延回路２８を介してアンド回路１５の他方の
入力端に加えられると共に、さらにインバータ２９を介
してアンド回路２３の他方の入力端に加えられる。

次に上記のように構成された本発明の動作について説明
する。

今、例えば演算処理過程に於いて演算数Ｘの値、例えば
（０，９９９１２３４５）が（９，９９９１２３４５Ｘ
１０ ’）の形で入力回路（図示せず）を介してシフ
トレジスタ１０に挿入されたとするとシフトレジスタ１
０には第３図ａに示すように仮数部１１に（９９９１２
３４５）、指数部１２に〔０１〕、指数サイン部１３に
〔１〕が記憶される。

一方、アンド回路１９の出力は最初゛０”でインバータ
２６の出力が１”′となっているので、フリップフロッ
プ回路２７（こ１゛１”信号が読込まれている。

このフリップフロップ回路２７の出力は４ビツトの遅延
回路２８を介してアンド回路１５に加わり、そのゲート
を開いている。

このため前記シフトレジスタ１０に置数された情報は、
４ビツトの遅延回路１４、アンド回路１５、オア回路１
６を介してシフトレジスタ１０に循環保持される。

そして、１−Ｘの演算を行う場合にはアンド回路１９に
１−Ｘ命令が与えられる。

この１−Ｘ命令が与えられると、指数サイン部タイミン
グ信号Ｔ３によってアンド回路１９のゲートが開かれ、
シフトレジスタ１０から読出された指数サイン部１３の
内容がアンド回路１９から出力される。

このアンド回路１９から出力される指数サイン部１３の
内容は判断回路２０に送られて演算数Ｘが〔１〕より小
さいか否か判断されん判断回路２０は指数サイン部１３
の内容が〔１〕であれば、演算数Ｘの内容が〔１〕より
小さいと判断し、アダー回路１８に減算信号を与えると
共にアンド回路２１に〔１〕信号（２進コードで０００
１）を与える。

また、アンド回路２１にはＭＳＤタイミング指定信号Ｔ
Ｍが与えられるので、アンド回路２１からはＭＳＤタイ
ミング指定信号ＴＭに同期して〔１〕信号が出力される
。

このアンド回路２１の出力は、被演算数〔１〕としてア
ダー回路１８へ送られる。

さらに、このアダー回路１８にはシフトレジスタ１０か
ら読出される仮数部１１の内容（９９，９１２，３４５
）がアンド回路１７を介して与えられる。

従ってアダー回路１８は第３図すに示すようにＤ ｏｏ
ｏｏ ｏｏｏ。

−９９９１２３４５＝０００８７６５５）の演算を行う
。

すなわち、演算数Ｘの内容は桁下げせずにそのままとし
、被演算数〔１〕をあたかもＭＳＤの桁に１桁桁上げし
たごとくして、１−Ｘの演算を実行している。

一方、前記アンド回路１９から指数サイン部１３の内容
〔１〕が出力されるとインバータ２６の出力が０″とな
りワードクロックパルスφｅに同期してフリップフロッ
プ回路２７にＯ”信号が読込まれる。

このフリップフロップ回路２７に読込まれた゛Ｏ″信号
は次に半ビット遅れて到来するクロックパルスφ２に同
期して出力され、さらに遅延回路２８で４ ｂｉｔ即ち
１桁遅れてアンド回路１５のゲートが閉じ、シフトレジ
スト１０の循環動作が禁示される。

また、この際インバータ２９の出力が１′′即ちシフト
レジスタ１０のＬＳＤがアダー回路１８から出力されて
いるタイミングでアンド回路２３のゲートが開かれるの
で、前記アダー回路１８の演算結果はオア回路２２、ア
ンド回路２３、オア回路１６を介してシフトレジスタ１
０に入力される。

このシフトレジスタ１０への入力情報は上記アダー回路
１８において４ビツトの遅延を生じるので、シフトレジ
スタ１０が循環動作している場合と同じタイミングでシ
フトレジスタ１０の仮数部１１に置数される。

また、前記小数点コード発生回路２４は判断回路２０か
ら゛１″信号が出力された際に動作し、小数点コード（
１０１）を発生する。

この小数点コード（１０１）は指数部タイミングＴ２Ｖ
ｃ同期してアンド回路２５から出力され、さらにオア回
路２２、アンド回路２３、オア回路１６を介してシフト
レジスタ１０に入力され、指数部１２及びサイン部１３
に置数される。

この結果第３図Ｃに示すようにシフトレジスタ１０の仮
数部１１にアダー回路１８の演算結果（０００８７６５
５）、指数部１２に〔０１〕、指数サイン部１３に〔１
〕がそれぞれ置数される。

一方、前記フリップフロップ回路２７は゛°０″信号を
読込んだ後、次のワードクロックパルスφｅが与えられ
るまで、つまリ、１ワードタイムの間その状態を保持し
、アンド回路１５のゲートを閉じているが、次のワード
クロックパルスφｅが与えられる時点では１−Ｘ命令が
なくなるのでアンド回路１９の出力が°゛０″０″イン
パーク２６がＱ １１１となっているので、次のワード
クロックパルスφｅに同期して゛１′′信号を読込み、
半ビット遅れて到来すめクロックパルスφ２により゛］
″信号を出力する。

このフリップフロップ回路２７から゛°１パ信号が出さ
れることによってアンド回路２３のゲートが閉じ、アン
ド回路１５のゲートが開かれる。

このためシフトレジスタ１０に置数された情報は、遅延
回路１４、アンド回路１５、オア回路１６を介し２て再
び循環保持される。

そして、上記シフトレジスタ１０の仮数部１１の内容は
第３図ｄに示すように有効数値が表示最上位桁に達する
まで桁上げすると共にその桁上げ数に応じて位取りを示
すために指数部１２の記憶内容を大きくする。

第３図の例では仮数部１１の内容を３桁桁上げすると共
に指数部１２の内容を〔０４〕とする。

これらの制御は演算部脚部（図示せず）によって行われ
る。

以上の演算動作によって（８，７６５５Ｘ１．０ ’
）の解が得られるが、これは（１−Ｘ）すなわち（１−
０，９９９１２３４５）の真値である。

また、］、−［の演算を行う場合において、演算数Ｘの
値が〔１〕以上の場合には、判断回路２０の判断結果に
従って一般的な演算フローにより演算動作が行われる。

第４図は本発明の他の実施例を示すもので、第２図にお
けるアンド回路２１を省略すると共に、アダー回路１８
とオア回路２２との間にアンド回路３１を設け、このア
ンド回路３１にインバータ３２を介してＭＳＤタイミン
グ信号を与えてゲート制御を行い、アダー回路１８から
出力されるボロー信号をカットするようにしたものであ
る。

すなわち、第２図に示した実施例では］−Ｘの演算に際
してＭＳＤを指定するタイミングで被演算数〔１〕をア
ダー回路１８に与えるようにしたものであるのに対し、
第４図に示す実施例ではアンド回路２１を省略して（０
−Ｘ）の演算を行わせ、この演算によって生じるボロー
信号をＭＳＤタイミング信号ＴＭによりカットするよう
にしたもので、第２図の実施例と同一結果を得ることが
できる。

また、第４図ではアンド回路３１を設けてポローカット
を行うようにしたが、アダー回路１８自身でボローカッ
ト機能を有するものを使用すれば、アンド回路３１を設
けなくてもよい。

さらに、前記第２図及び第４図の実施例では、小数点コ
ード発生回路２４を設けた場合について示したが、１−
Ｘの演算を行う場合に指数部１２及び指数サイン部１３
の内容をシフトレジスタ１０の入力側に戻して循環記憶
するようにすれば、小数点コード発生回路２４を省略で
きる。

また、前記実施例では何れも４ビツトの遅延回路１４，
２８を設けた場合について示したが、アダー回路１８の
演算結果をシフトレジスタ１０に入力する場合にシフト
レジスタ１０のシフト用クロックパルスを４ビツト分抜
いてタイミング調整を行うようにすれば、遅延回路１４
，２８を設けなくてもよく、要は本発明の要旨を逸脱し
ない範囲で種々の応用が可能である。

以上述べたように本発明によれば、１−Ｘの演算を行う
場合にＸが〔］〕より小さくても桁落ちを生じることな
く、演算精度を向上することができる。

また、演算に際して演算数の桁下げのステップを必要と
しないので、演算ステップ数が減少し、演算速度を向上
することができる。

さらに、被演算数を記憶保持するレジスタを必要としな
いで演算出来る為きわめて有利となる。

【図面の簡単な説明】

第１図は従来の演算処理方式を説明するための演算レジ
スタの内容を示す図、第２図は本発明の一実施例を示す
構成図、第３図は同実施例の動作を説明するための演算
レジスタの内容を示す図、第４図は本発明の他の実施例
を示す構成図である。 １０・・・・・・シフトレジスタ、１４，２８・・・・
・・４ビツト遅延回路、１８・・・・・・アダー回路、
２０・・・・・・判断回路、２４・・・・・・小数点コ
ード発生回路。

Claims (1)

【特許請求の範囲】
1. １ 演算数Ｘが記憶される記憶手段と、１−Ｘ命令が与
   えられた場合に上記記憶手段に記憶された演算数Ｘが１
   より小さいか否か判定する判定回路と、この判定回路に
   より演算数Ｘが１より小さいと判定された場合に上記演
   算数Ｘの小数点位置を上記動量手段の有効最上位桁に合
   わせる手段と、該手段によって上記演算数の小数点合せ
   が終了した後１−Ｘに関する演算を行う手段とを具備し
   たことを特徴とする演算処理方式。