JPH0225538B2 - - Google Patents
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- Publication number
- JPH0225538B2 JPH0225538B2 JP56151706A JP15170681A JPH0225538B2 JP H0225538 B2 JPH0225538 B2 JP H0225538B2 JP 56151706 A JP56151706 A JP 56151706A JP 15170681 A JP15170681 A JP 15170681A JP H0225538 B2 JPH0225538 B2 JP H0225538B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- sign
- absolute value
- augend
- addition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
Description
本発明は算術論理演算回路を用いた波形合成等
に用いられる加減算回路に関する。 従来、波形合成を行なう場合はソフトウエアで
行なわれていた。即ち、Ａ，B2種類の波形デー
タを合成する場合、Ａの符号がASレジスタに、
絶対値がALレジスタに、Ｂの符号がBSレジスタ
に、Ｂの絶対値がBLレジスタに格納されており、
合成波形の符号を格納するレジスタをCSレジス
タ、絶対値を格納するレジスタをCLレジスタと
すると、第１図のようにまずASレジスタの内容
とBSレジスタの内容が共に“正”か“負”の場
合ALレジスタの内容とＢレジスタの内容を加算
し加算結果をCLレジスタに格納し、CSレジスタ
にはASレジスタの内容がそのまま格納される。
次にASレジスタの内容が“正”でBSレジスタの
内容が“負”又はASレジスタの内容が“負”で
BSレジスタの内容が“正”の場合、CLレジスタ
にはALレジスタからBLレジスタを減算した結果
が格納される。ここで減算時にボロ−Ｂ。が発生
したらASレジスタの内容が反転されてCSレジス
タに格納されボロ−が発生しなかつたら、ASレ
ジスタの内容はそのままCSレジスタに格納され
る。ここでかかる動作を詳細にタイミングを追つ
て検討する。第１図のフローチヤートより合成波
形のデータが得られるのは最低で６ステツプ、最
高で９ステツプ必要となることがわかる。例えば
1MHzのタイミングクロツクで動作しているマイ
クロプロセツサでは１ステツプを実行する時間が
1μsであるので、合成波形のデータが得られるま
でには６〜9μsの時間が必要である。しかしなが
ら音声合成やパターン表示等の処理はリアルタイ
ムで加減算を行なわなければならない。この場合
従来のソフトウエアで行なう方法では計算時間が
すぎて、実質的にリアルタイムでの高速処理がで
きないという欠点があつた。 本発明の目的は上記の欠点を解決した極めて高
速度の加減算処理回路を提供することにある。 本発明は、被加減算数の符号レジスタ、被加減
算数の絶対値レジスタ、加減算数の符号レジス
タ、加減算数の絶対値レジスタ、被加減算数およ
び加減算数の各符号レジスタから入力をうける第
１のEXORゲート、この第１のEXORゲートの
出力をうけ、被加減算数と加減算数の各符号が一
致している時は加算演算を、不一致の時は減算演
算を行う加減算器、加減算器からボロ−出力があ
つた時、前記加減算器の絶対値出力の補数をとる
補数回路、およぞ前記加減算器のボロ−出力と前
記被加減算数の符号レジスタの内容とをうける第
２のEXORゲートを有し、前記第２のEXORゲ
ートの出力を演算結果の符号情報報とすることを
特徴とするものである。 次に本発明の実施例を図面を参照して説明す
る。 第２図は本発明の加減算回路の一実施例を示す
機能ブロツク図で８ビツトの加減算数及び被加減
算数を転送するデータバス１と被加減算数の絶対
値が設定される被加減算数の絶対値レジスタ２
と、加減算数の絶対値が設定される加減算数の絶
対値レジスタ３と、加減算器４と、被加減算数の
符号を設定する加減算数の符号レジスタ６と、
EXORゲート７とEXORゲート８と、排他論理
和（以下EXORと記す）ゲート８からの符号出
力データを格納する演算結果の符号レジスタ９と
加減算器４からの演算出力データの補数をとる補
数回路１２と、補数回路１２の出力を格納するア
キユムレータ１０と、前記加減算器４のボロ−出
力を格納するボローフリツプフロツプから構成さ
れる。 この実施例では加減算用絶対値データ、被加減
算用絶対値データを夫々７ビツトとし、加減算用
符号データ被加減算用符号データを夫々１ビツト
とする。一方EXORゲート７はレジスタ５から
読み出されるデータとレジスタ６から読み出され
るデータが一致している時は加減算器４に加算の
命令を送り、不一致の時は減算の命令を送るもの
である。更にEXORゲート８はレジスタ５から
読み出されるデータが“正”で加減算器４でボロ
−Ｂ。が発生しなければ“正”を、ボロ−が発生
した場合は“負”を出力し、レジスタ５から読み
出されたデータが“負”で加減算器４でボロ−が
発生しなければ“負”をボロ−が発生した場合は
“正”を出力するものである。又、ボロ−・フリ
ツプフロツプは加減算器４のボロ−出力Ｂ。を記
憶するものである。この様子を示したものを第１
表に示す。ここでボロ−はボロ−が発生した時は
“１”発生しなかつつた時は“０”を示す。
に用いられる加減算回路に関する。 従来、波形合成を行なう場合はソフトウエアで
行なわれていた。即ち、Ａ，B2種類の波形デー
タを合成する場合、Ａの符号がASレジスタに、
絶対値がALレジスタに、Ｂの符号がBSレジスタ
に、Ｂの絶対値がBLレジスタに格納されており、
合成波形の符号を格納するレジスタをCSレジス
タ、絶対値を格納するレジスタをCLレジスタと
すると、第１図のようにまずASレジスタの内容
とBSレジスタの内容が共に“正”か“負”の場
合ALレジスタの内容とＢレジスタの内容を加算
し加算結果をCLレジスタに格納し、CSレジスタ
にはASレジスタの内容がそのまま格納される。
次にASレジスタの内容が“正”でBSレジスタの
内容が“負”又はASレジスタの内容が“負”で
BSレジスタの内容が“正”の場合、CLレジスタ
にはALレジスタからBLレジスタを減算した結果
が格納される。ここで減算時にボロ−Ｂ。が発生
したらASレジスタの内容が反転されてCSレジス
タに格納されボロ−が発生しなかつたら、ASレ
ジスタの内容はそのままCSレジスタに格納され
る。ここでかかる動作を詳細にタイミングを追つ
て検討する。第１図のフローチヤートより合成波
形のデータが得られるのは最低で６ステツプ、最
高で９ステツプ必要となることがわかる。例えば
1MHzのタイミングクロツクで動作しているマイ
クロプロセツサでは１ステツプを実行する時間が
1μsであるので、合成波形のデータが得られるま
でには６〜9μsの時間が必要である。しかしなが
ら音声合成やパターン表示等の処理はリアルタイ
ムで加減算を行なわなければならない。この場合
従来のソフトウエアで行なう方法では計算時間が
すぎて、実質的にリアルタイムでの高速処理がで
きないという欠点があつた。 本発明の目的は上記の欠点を解決した極めて高
速度の加減算処理回路を提供することにある。 本発明は、被加減算数の符号レジスタ、被加減
算数の絶対値レジスタ、加減算数の符号レジス
タ、加減算数の絶対値レジスタ、被加減算数およ
び加減算数の各符号レジスタから入力をうける第
１のEXORゲート、この第１のEXORゲートの
出力をうけ、被加減算数と加減算数の各符号が一
致している時は加算演算を、不一致の時は減算演
算を行う加減算器、加減算器からボロ−出力があ
つた時、前記加減算器の絶対値出力の補数をとる
補数回路、およぞ前記加減算器のボロ−出力と前
記被加減算数の符号レジスタの内容とをうける第
２のEXORゲートを有し、前記第２のEXORゲ
ートの出力を演算結果の符号情報報とすることを
特徴とするものである。 次に本発明の実施例を図面を参照して説明す
る。 第２図は本発明の加減算回路の一実施例を示す
機能ブロツク図で８ビツトの加減算数及び被加減
算数を転送するデータバス１と被加減算数の絶対
値が設定される被加減算数の絶対値レジスタ２
と、加減算数の絶対値が設定される加減算数の絶
対値レジスタ３と、加減算器４と、被加減算数の
符号を設定する加減算数の符号レジスタ６と、
EXORゲート７とEXORゲート８と、排他論理
和（以下EXORと記す）ゲート８からの符号出
力データを格納する演算結果の符号レジスタ９と
加減算器４からの演算出力データの補数をとる補
数回路１２と、補数回路１２の出力を格納するア
キユムレータ１０と、前記加減算器４のボロ−出
力を格納するボローフリツプフロツプから構成さ
れる。 この実施例では加減算用絶対値データ、被加減
算用絶対値データを夫々７ビツトとし、加減算用
符号データ被加減算用符号データを夫々１ビツト
とする。一方EXORゲート７はレジスタ５から
読み出されるデータとレジスタ６から読み出され
るデータが一致している時は加減算器４に加算の
命令を送り、不一致の時は減算の命令を送るもの
である。更にEXORゲート８はレジスタ５から
読み出されるデータが“正”で加減算器４でボロ
−Ｂ。が発生しなければ“正”を、ボロ−が発生
した場合は“負”を出力し、レジスタ５から読み
出されたデータが“負”で加減算器４でボロ−が
発生しなければ“負”をボロ−が発生した場合は
“正”を出力するものである。又、ボロ−・フリ
ツプフロツプは加減算器４のボロ−出力Ｂ。を記
憶するものである。この様子を示したものを第１
表に示す。ここでボロ−はボロ−が発生した時は
“１”発生しなかつつた時は“０”を示す。
【表】
以下に本実施例の動作を説明する。まず７ビツ
トの被加減算数の絶対値をデータバス１より被加
減算数の絶対値レジスタ２にセツトし、同じく加
減算数の絶対値をデータバス１より加減算数の絶
対値レジスタ３にセツトする。ここに加減算命令
が出ると、被加減算数の符号レジスタ５に設定し
た被加減算数の符号が“正”（０）で、加減算数
の符号レジスタ６に設定した加減算数の符号が
“正”（０）の場合、EXOR回路７は、“加算命
令”（０）を加算器４に指令する。加減算器４に
は被加減算数の絶対値レジスタのデータと加減算
数の絶対値レジスタ３のデータが印加されている
ので加算器４の出力Ｓより被加減算数の絶対値と
加減算数の絶対値とが加算されてアキユムレータ
１０に入力される。ここで加減算器４は加算が行
なわれボロ−は発生しないのでボロ−出力Ｂ。は
“０”をEXOR回路８ボロー・フリツプフロツプ
１１に出力し、被加減算数の符号は“正”（０）
であるからEXOR回路８は“０”（正）を演算結
果の符号レジスタ９に出力する。 次に被加減算数の符号が“負”（１）で加減算
数の符号が“正”（０）の場合、EXOR回路７は
“減算命令”（１）を加減算器４に指令し、被加減
算数の絶対値と加減算数の絶対値は減算される。
ここで被加減算数の絶対値が加減算数の絶対値よ
り小さかつた場合、加減算器のボロ−出力は
“１”を出力し、被加減算数の符号は“負”（１）
であるからEXOR回路８は“０”（正）を演算結
果の符号レジスタ９に出力し、ボロー・フリツプ
フロツプ１１に“１”を出力する。さらに、ボロ
−出力に基いて加減算器の絶対値出力の補数が補
数回路１２により生成され、アキユムレータ１０
に格納される。 以上の構成において、加減算器４はALUでも
よい。又加減算器４のボロ−出力Ｂ。からボロ−
フリツプフロツプ１１に出力されている反転指令
は加減算数の符号レジスタ５の内容と演算結果の
符号レジスタ９の内容とのEXOR出力でもよい。 以上のようにして加算が実行される。本発明に
よれば、従来ソフトウエアで16ステツプ必要だつ
たのが第３図のように４ステツプで済み、面倒な
ソフトウエアが簡単化される。又１つの演算結果
を出すのにソフトウエアでは６〜９ステツプかか
つていたものが３ステツプで行なわれ、従来のソ
フトウエアによる波形合成演算に比べて２倍から
３倍の演算速度を得ることができる。 従つて本実施例の加減算回路を一般のマイクロ
コンピユータに適用すると従来のものに比べソフ
トウエアの負担が軽減され、約1/2から1/3の時間
で加減算が終了され、リアルタイム処理には極め
て好適である。
トの被加減算数の絶対値をデータバス１より被加
減算数の絶対値レジスタ２にセツトし、同じく加
減算数の絶対値をデータバス１より加減算数の絶
対値レジスタ３にセツトする。ここに加減算命令
が出ると、被加減算数の符号レジスタ５に設定し
た被加減算数の符号が“正”（０）で、加減算数
の符号レジスタ６に設定した加減算数の符号が
“正”（０）の場合、EXOR回路７は、“加算命
令”（０）を加算器４に指令する。加減算器４に
は被加減算数の絶対値レジスタのデータと加減算
数の絶対値レジスタ３のデータが印加されている
ので加算器４の出力Ｓより被加減算数の絶対値と
加減算数の絶対値とが加算されてアキユムレータ
１０に入力される。ここで加減算器４は加算が行
なわれボロ−は発生しないのでボロ−出力Ｂ。は
“０”をEXOR回路８ボロー・フリツプフロツプ
１１に出力し、被加減算数の符号は“正”（０）
であるからEXOR回路８は“０”（正）を演算結
果の符号レジスタ９に出力する。 次に被加減算数の符号が“負”（１）で加減算
数の符号が“正”（０）の場合、EXOR回路７は
“減算命令”（１）を加減算器４に指令し、被加減
算数の絶対値と加減算数の絶対値は減算される。
ここで被加減算数の絶対値が加減算数の絶対値よ
り小さかつた場合、加減算器のボロ−出力は
“１”を出力し、被加減算数の符号は“負”（１）
であるからEXOR回路８は“０”（正）を演算結
果の符号レジスタ９に出力し、ボロー・フリツプ
フロツプ１１に“１”を出力する。さらに、ボロ
−出力に基いて加減算器の絶対値出力の補数が補
数回路１２により生成され、アキユムレータ１０
に格納される。 以上の構成において、加減算器４はALUでも
よい。又加減算器４のボロ−出力Ｂ。からボロ−
フリツプフロツプ１１に出力されている反転指令
は加減算数の符号レジスタ５の内容と演算結果の
符号レジスタ９の内容とのEXOR出力でもよい。 以上のようにして加算が実行される。本発明に
よれば、従来ソフトウエアで16ステツプ必要だつ
たのが第３図のように４ステツプで済み、面倒な
ソフトウエアが簡単化される。又１つの演算結果
を出すのにソフトウエアでは６〜９ステツプかか
つていたものが３ステツプで行なわれ、従来のソ
フトウエアによる波形合成演算に比べて２倍から
３倍の演算速度を得ることができる。 従つて本実施例の加減算回路を一般のマイクロ
コンピユータに適用すると従来のものに比べソフ
トウエアの負担が軽減され、約1/2から1/3の時間
で加減算が終了され、リアルタイム処理には極め
て好適である。
第１図は従来の加減算のフローチヤートであ
り、第２図は本発明の一実施例を示すブロツク
図、第３図は本発明におけるフローチヤートであ
る。 １……データバス、２……被加減算数の絶対値
レジスタ、３……加減算数の絶対値レジスタ、４
……加減算器（ALU）、５……加減算数の符号レ
ジスタ、６……被加減算数の符号レジスタ、７，
８……EXOR回路、９……演算結果の符号レジ
スタ、１０……アキユムレータ（演算結果の絶対
値レジスタ）、１１……ボローフリツプフロツプ、
１２……補数回路。
り、第２図は本発明の一実施例を示すブロツク
図、第３図は本発明におけるフローチヤートであ
る。 １……データバス、２……被加減算数の絶対値
レジスタ、３……加減算数の絶対値レジスタ、４
……加減算器（ALU）、５……加減算数の符号レ
ジスタ、６……被加減算数の符号レジスタ、７，
８……EXOR回路、９……演算結果の符号レジ
スタ、１０……アキユムレータ（演算結果の絶対
値レジスタ）、１１……ボローフリツプフロツプ、
１２……補数回路。
Claims (1)
- １ 被加減算数の符号レジスタ、被加減算数の絶
対値レジスタ、加減算数の符号レジスタ、加減算
数の絶対値レジスタ、被加減算数および加減算数
の各符号レジスタから入力をうける第１の
EXORゲート、該第１のEXORゲートの出力を
うけ、被加減算数と加減算数の各符号が一致して
いる時は加算演算を、不一致の時は減算演算を行
う加減算器、該加減算器からボロ−出力があつた
時、前記加減算器の絶対値出力の補数をとる補数
回路、および前記加減算器のボロー出力と前記被
加減算数の符号レジスタの内容とをうける第２の
EXORゲートを有し、前記第２のEXORゲート
の出力を演算結果の符号情報とすることを特徴と
する加減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170681A JPS5852747A (ja) | 1981-09-25 | 1981-09-25 | 加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170681A JPS5852747A (ja) | 1981-09-25 | 1981-09-25 | 加減算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852747A JPS5852747A (ja) | 1983-03-29 |
| JPH0225538B2 true JPH0225538B2 (ja) | 1990-06-04 |
Family
ID=15524482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15170681A Granted JPS5852747A (ja) | 1981-09-25 | 1981-09-25 | 加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5852747A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930143A (ja) * | 1982-08-11 | 1984-02-17 | Hitachi Ltd | 演算処理方式 |
| JPS62212080A (ja) * | 1986-03-12 | 1987-09-18 | Kawasaki Steel Corp | フラツシユバツト溶接機の制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647841A (en) * | 1979-09-22 | 1981-04-30 | Kokusai Denshin Denwa Co Ltd <Kdd> | Pcm signal operation system |
-
1981
- 1981-09-25 JP JP15170681A patent/JPS5852747A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5852747A (ja) | 1983-03-29 |
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