JPS5836351B2 - ヒヨウジセイギヨソウチ - Google Patents

Description

【発明の詳細な説明】 電子式卓上計算機の如く、入力データ又は出力データを
表示することを要する電子機器の表示器としては、冷陰
極放電管、螢光表示管、発光ダイオード、の如きものが
従来より広く用いられてきた。

かかる表示器は駆動信号を印加してから発光に致るまで
の時間が短かいので、複数桁の表示桁を有する表示器の
全桁を駆動走査するのにさほどの時間を要さず、従って
、前記表示器に対応して設けた情報蓄積手段の各桁を夫
々等しい時間費して走査し、この走査の結果得た情報を
表示器の対応する桁に順次印加しこれを表示する如く成
してもさほどの欠点は現れなかったものである。

しかしながらエレクトロ、クローミー ＥＬＥＣＴＲＯ−ＣＲＯＭＹ）物質を、少なくとも１方
が透明なる一対の対向電極間に介在せしめ、前記幻向電
極間に電圧を印加することにより、前記エレクトロ．ク
ローミ−（ＥＣ）物質の電気発消色を制御して表示を行
なわせしめるＥＣ表示器、例えばＵＳＰ３４５１７４１
に記載の有る表示器、等においては、駆動に要する時間
として０．ＩＳｅｃ程度要するので、従来の駆動方法を
そのまま適用したのでは、全桁の駆動に長時間を要する
こととなる。

即ち、従来は複数桁より成る表示器の前記各桁を一定時
間づつ順次駆動する、所謂、ダイナミック駆動方式を用
いていたので、もし表示器が１０桁より成るものとする
と各桁で０．１秒を予め見込んでおかなければならず、
表示器の全桁表示完了に必ず１秒を要するものである。

例えば“ＯＯＯ・・・・・・・・・・・・１２″と言う
数字を上位桁より表示するとするならば、８個の“０゛
は本来表示が不要であるにもかかわらずかかる“０″′
の表示もしくは走査に０．８秒を要してしまうこととな
るものである。

本発明は表示すべき情報の種類を判別する手段を設け、
この判別手段の判別結果によリ、．表示すべき情報を蓄
積した情報蓄積装置の読み出しの速度を制御して、前述
の如き欠点を除去するものである。

以下本発明を図面に従いその一実施例について説明する
ならば、第１図は本発明の概略を説明する図であり、複
数桁の情報を蓄積するシフトレジスタ１１の最下位桁Ｌ
ＳＤの情報はデコーダ１２に印加し、該デコーダ１２の
出力は複数の表示要素１３を有する表示器１４の表示情
報選択端部へ共通に印加する。

１５で示すのはパルス発生器であり、このパルス発生器
１５の出力の一部は前記シフトレジスタ１１のシフトパ
ルスＳＰとして供給すると共に、他の一部は桁信号形成
回路１６に印加して、表示器１４の情報表示を行うべき
桁を選択する信号を発生している。

即ち、シフトレジスタ１１より読み出した情報を各表示
要素１３に共通に印加すると共に、前記表示要素１３に
おいて当該情報を表示すべき桁を、桁信号形成回路１６
からの信号で選択して所望の桁に情報表示を行なわせる
。

１７で示すのは前記デコーダ１２からの信号を導入して
、前記デコーダ１２の信号が表示する必要が有るか否か
を判別する判別回路であり、この判別回路１７の出力に
より、前記パルス発生回路１５の動作を制御するもので
ある。

即ち、表示する必要がないことを判別したときは早い周
期の１つのパルスを発生せしめて、直ちにシフトレジス
タ１１をシフトすると共に表示要素１３の選択桁をシフ
トし、表示が必要であることを判別したときは遅い周期
の１つのパルスを発生せしめて、十分長い時間ある桁の
表示要素１３を駆動するものである。

従って、前述の如く゜“ＯＯ・・・・・・・・・・・・
０１２″と言う１０桁の数を表示するときは、前記パル
ス発生回路１５からは表示不要の″“０１１がデコーダ
１２に導出されたときは、第２図ＨＰに示す如く早い周
期のパルスが導出され、表示を要する″１２”の情報が
導出されたときは第２図ＬＰに示す如く遅い周期のパル
スが導出されるので、立上りの遅い表示要素を用いたと
しても、十分表示を行なわせしめることが出来、又表示
を行なわない桁は極めて短い時間しか駆動しないので表
示器１４に必要なる全ての情報を表示するのに要する時
間が大幅に減少するものである。

第３図は他の実施例による表示制御装置であり、ここで
は、パルス発生回路をより詳細に説明するものである。

第３図において、１８は１桁を構成するビット数（実施
例の場合は４）に対応して、ビット並列に設けたシフト
レジスタであり、このシフトレジスタ１８へはシフトパ
ルスＳＰを同時に印加することにより、１ビットシフト
毎に４つのシフ１・レジスタ１８より１桁に相当する情
報をＭＳＤ側より読み出しオアゲート１９及びデコーダ
２０に印加するものである。

デコーダ２０によりデコードされた信号は複数の表示要
素２１（２１１〜２１−５を総称するものとする）より
成る表示器２２に印加し、桁信号形成回路２３からの桁
信号を印加している桁の表示要素２１に前記シフトレジ
スタ１８より読み出した情報を表示するものである。

一方、前記オアゲート１９の出力はラツチ２４に印加し
、このラッチ出力をパルス発生器２５に印加するもので
ある。

第４図に示す如くこのラッチ２４０３つの端子をＳ．Ｒ
．Ｑ， としたときの真理値は第５図の如く成るもの
であるので、（後述の他のラッチも同じ動作をするもの
とする）前記ラツチ２４のＲ端子にイニシャルパルス回
路２６を付設しておき、前記シフトレジスタ１８からの
情報の読み出しに先立ち、前記ラツチ２４をリセソトし
ておくならば、該ラツチ２４からは有効数の上位桁の表
示不要零を読み出していろ間″“０“出力を得、表示を
必要とする有効数を読み出した後は″１”出力を得るも
のである。

パルス発生器２５において、２７で示すのはクロツク信
号（第６図ＣＫＩ）を発生するクロック発生器であり、
該クロツク発生器２７からのクロック信号はアンドゲー
ト２８に印加すると共に、一定数のカウンタ２９に導入
して該カウンタ２９より第６図ＣＫ２に示す如きカウン
ト出力を得、この出力をアンドゲート３０に導入するも
のである。

前記ラツチ２４からの出力はインバーター３１を介して
前記アンドゲート２８の他の端子に印加し、アンドゲー
ト２８の出力はオアゲート３２に印加して、該オアゲー
ト３２よりシフトパルスＳＰを得るものである。

又前記インバータ３１の出力はラツチ３３に印加し、該
ラッチ３３出力はアンドゲート３４に、該アンドゲート
３４の出力はラツチ３５に、該ラッチ出力はインバータ
３６を介してアンドゲート３７に、該アンドゲート出力
は前記オアゲート３２に印加し、前記ラツチ２４の出力
をアンドゲート３４ ，３７に印加すると共に、前記カ
ウンタ２９の出力をアンドゲート２４に及びインバータ
３８を介してランチ３３，３５に印加するものである。

従って、前記シフトレジスタ１８が５桁の情報蓄積容量
を有し、数値情報として゛０００１２゜゛が格納されて
いるとし、この情報を時刻ｔ１において上位桁より読み
出しを開始したとすると、ラツチ２４より“ＯＮがパル
ス発生器２５に印加されるので、アンドゲート２８が開
きクロック発生器２７より第６図ＣＫ３に示すクロック
パルスＣ／１がオアゲート３２よりシフトパルスとして
シフトレジスタ１８に印加されて、該シフトレジスタが
１ビットシフトし、４桁目の情報を導出する。

この４桁目も５桁目と同様に「Ｏ」であるので、前述の
説明と同様にしてオアゲート３２よりクロックパルスＣ
／２を得、該シフトレジスタ１８を１ビットシフトして
３桁目の情報を導出する。

この３桁も１、２桁と同様にｒＯＪであるのでクロツク
パルスＣ／３によりシフ１・レジスタ１８が１桁シフト
する。

かかるシフトによりオアゲートには「１」が読み出され
るので、ラツチ２４の内容が“１“となり（この状態は
シフトレジスタ１８の読み出しが完了するまで保持され
る）アンドゲート２８，３０が閉じられるが、ラツチ３
３は第６図Ａに示す如くそれまでの状態“１゛を保持し
たままであり、ラツチ３５はアンドゲート３４の出力に
より第６図Ｂに示す如く″“Ｏ ｔ＋より゛１゛゜に変
化し、インバーター３６の出力は“１゛より“Ｏ ｌｌ
へ変化する。

従って時刻ｔ２においてはアンドゲート３７の入力にｋ
東インバータ３６より゛０ １１が、ラツチ２４より“
１”゜が、そしてカウンタ２９より“１”が印加されて
いるので、オアゲート３２からは第６図ＣＫ３に示す如
く何の出力も得られない。

カウンタ２７の出力レベルが変わらないかぎり、アンド
ゲート３７への信号人力状態は変化しないが、カウンタ
２７の出力レベルが“１”→“Ｏ“に変化した時刻ｔ３
に於いてはラッチ３３，３５がリセットされて第６図Ａ
，Ｂ ，Ｃに示す如く対応する個所のレベルが変化する
。

従ってアンドゲート３７にはインバータ３６からの“１
“出力と、ラッチ２４からの“１゛出力と、カウンタ２
９から“Ｏ″出力が印加されているので、第６図ＣＫ３
に示す如《オアゲート３２からは何の出力も得られない
。

かかる状態はカウンタ２９の出力が変化しないかぎり保
持されるが、時刻ｔ４に於いてカウンタ出力が゛′Ｏ゛
゜→“１゛に変化したら、アンドゲート３７０入力全て
が・・１・・となり、オアゲート３２を介して出力が導
出される。

かかる状態はカウンタ２９の出力が変ずヒするまで保持
され、時刻ｔ５に於いてカウンタ２９の出力が“１゛→
“０゛に変ずヒすると、アンドゲート３７は閉じて、オ
アゲート３２からの出力が停止する。

従って、シフトレジスタ１８の内容は更に１桁シフトし
て１桁目の数値情報「２」を読み出すが、カウンタ２９
の出力が“Ｏｌｌの間、オアゲート３２の出力は゛０゜
゛となり、時＊Ｕ ｔ ６に於いてカウンタ２９の出力
が゛１゛となると、オアゲート３２の出力も“１“とな
り、以下カウンタ２９の出力と同期してオアゲート３２
の出力も変でヒする。

従って、時刻ｔ７に於いて、前記シフトレジスタ１８は
１ビツｌ・シフトし、表示開始前の状態にもどるもので
ある。

２３で示す桁信号形成回路は前記オアゲート３２からの
出力をシフトレジスタ１８より読み出している情報の桁
と同期して順次５桁目、４桁目、・・・・・・・・・・
・・１桁目の表示要素２１に印加するものであるので、
５桁目の表示要素２１−５はＴ１時間、４桁目の表示要
素２１−４もＴ１時間、３桁目の表示要素２１−３もＴ
１時間駆動されるのに対し、２桁目の表示要素２１−２
はＴ２時間、１桁目の表示要素２１−１はＴ３時間駆動
されるものである。

なおこの時間Ｔ２，Ｔ３はカウンタ２９のカウント数を
選択することにより、如何様にも設定出来るものである
。

従って、本発明によるならば、表示を不要とする情報は
短い時間しか導出せず、表示を要する情報は充分なる時
間導出せしめておいて、この導出出力により表示素子を
駆動する如く威すことが出来るものであるので、ＥＣ表
示器の如く駆動に長時間要する表示器を用いたとしても
、表示不要桁が存在するならば全ての情報を表示するの
に、全桁を表示するのに本来要する時間よりも短くてよ
いものである。

なお、上記実施例においては、シフトレジスタの中で格
納されている情報の位置と幻応して表示器上に情報を表
示するものについて説明したが、パルス発生器から桁信
号形成回路に印加されるパルスに於いて、短い周期のパ
ルスＨＰが桁信号形成回路に印加されたときは、桁信号
形成回路から桁パルスを導出せず、長い周期のパルスＬ
Ｐが桁信号形成回路に印加されたときのみ、第６図Ｄに
示す如く桁パルスを導出する如く成すことにより、第７
図に示す如く、有効数のみを表示器の上位桁側から表示
する如く構成することも出来るものである。

【図面の簡単な説明】

第１図は本発明による表示制御装置の概略を示すブロッ
ク図、第２図は第１図におけるパルス発生回路より得ら
れるパルス波形を示す波形図、第３図は本発明の他の実
施例による表示制御装置を示すブロック図、第４図は第
３図に於けるランチを示す図、第５図は第４図の真理値
を示す図、第６図は第３図の各部に於ける波形図、第７
図は表示器に於ける表示を示す図、であり、 １１，１８はシフトレジスタ、１２，２３はデコーダ、
１４．２２は表示器、１５，２５はパルス発生器、１
６ ． ２６は桁信号形成回路、１７は特別回路、２４
，３３，３５はラッチ、である。

Claims (1)

【特許請求の範囲】
1. １ 複数の情報を格納した情報蓄積手段、前記情報蓄積
   手段の複数の情報を順次読み出す手段、前記読み出した
   情報が表示を要するか否かを判別する判別手段、前記判
   別手段が表示を要しないことを判別したときは前記情報
   蓄積手段内の情報をある速度で読み出し前記判別手段が
   表示を要することを判別したときは前記情報蓄積手段内
   の情報を前記ある速度よりも遅い速度で読み出す読み出
   し制御手段とを有する表示制御装置。