JPH0194458A - キャッシュメモリ制御装置 - Google Patents
キャッシュメモリ制御装置Info
- Publication number
- JPH0194458A JPH0194458A JP62252772A JP25277287A JPH0194458A JP H0194458 A JPH0194458 A JP H0194458A JP 62252772 A JP62252772 A JP 62252772A JP 25277287 A JP25277287 A JP 25277287A JP H0194458 A JPH0194458 A JP H0194458A
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- JP
- Japan
- Prior art keywords
- data
- cache memory
- storage device
- swapping
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- Pending
Links
- 239000000872 buffer Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ記憶装置に関し、特にストアイン方式の
キャッシュメモリ制御装置に関する。
キャッシュメモリ制御装置に関する。
（従来の技術〕
キャッシュメモリ装置は、一般に比較的低速であるが大
容量の上位記憶装置と、高速にデータ処理を行なう演算
処理装置等との間に置かれる小容量であるが高速な緩衝
記憶装置である。キャッシュメモリはそＱ内部に上位記
憶装置の記憶データの写しを持ち、そのデータの一定の
大きさのブロックを単位として扱われる。キャッシュメ
モリ装置はデータの他に、記憶している各ブロックのデ
ータが上位記憶装置のどのブロックの写しであるかを示
す上位記憶装置内のアドレスの格納手段を備えており、
その格納手段はアドレスアレイと呼ばれる。
容量の上位記憶装置と、高速にデータ処理を行なう演算
処理装置等との間に置かれる小容量であるが高速な緩衝
記憶装置である。キャッシュメモリはそＱ内部に上位記
憶装置の記憶データの写しを持ち、そのデータの一定の
大きさのブロックを単位として扱われる。キャッシュメ
モリ装置はデータの他に、記憶している各ブロックのデ
ータが上位記憶装置のどのブロックの写しであるかを示
す上位記憶装置内のアドレスの格納手段を備えており、
その格納手段はアドレスアレイと呼ばれる。
一般にキャッシュメモリ装置は、その記憶方式によって
ストアスル一方式とストアイン（またはノンストアスル
ー）方式の二つの方式に分類することができる。前者の
ストアスル一方式とは、キャッシュメモリ内のあるブロ
ックに書込みかあった場合にその書込みデータを同時に
上位記憶装置へも送って書込みを行なうもので、その結
果キャッシュメモリの内容と上位記憶装置の内容はいつ
でも一致が保たれている。一方、ストアイン方式では、
書込みはキャッシュメモリ内部でのみ°行なわれ、書込
みデータは上位記憶装置へ送られないので上位記憶装置
上のデータの最新性は保たれない。
ストアスル一方式とストアイン（またはノンストアスル
ー）方式の二つの方式に分類することができる。前者の
ストアスル一方式とは、キャッシュメモリ内のあるブロ
ックに書込みかあった場合にその書込みデータを同時に
上位記憶装置へも送って書込みを行なうもので、その結
果キャッシュメモリの内容と上位記憶装置の内容はいつ
でも一致が保たれている。一方、ストアイン方式では、
書込みはキャッシュメモリ内部でのみ°行なわれ、書込
みデータは上位記憶装置へ送られないので上位記憶装置
上のデータの最新性は保たれない。
キャッシュメモリ制御装置は、演算処理装置、入出力制
御装置などからデータの書込みまたは読出し要求を受付
けると、被要求アドレスでアドレスアレイを検索し、当
該データを含む記憶ブロックが現在キャッシュメモリ上
に存在するか否かを判断する。その結果必要なブロック
がキャッシュメモリ上に存在した場合をキャッユピット
、そうでない場合をキャッシュミスと呼ぶ。キャッシュ
ミスの場合には、その際に空きのブロックが無い場合に
は、現在登録されている記憶ブロックをキャッシュメモ
リ上から追い出す必要がある。このときストアイン方式
では、追い出し対象ブロックがキャッシュに登録された
後−度でも内容の変更を受けていれば、その内容を上位
記憶装置に書き戻す必要がある。追い出し対象ブロック
を上位記憶装置へ書き戻し、そのあとに新たなブロック
をロードする一連の操作はスワツピングと呼ばれる。従
来、スワツピングを行なうためには、新規ブロックのロ
ードを最優先で行ない、追い出されるブロックのデータ
は一旦専用のバッファに書き込み後タイミングをはかっ
て上位記憶装置へ書き込む方法や、バッファを持たずイ
ンタリーブなどによってブロックの新規ロードと追い出
しを同時に平行して行なう方法などがあった。
御装置などからデータの書込みまたは読出し要求を受付
けると、被要求アドレスでアドレスアレイを検索し、当
該データを含む記憶ブロックが現在キャッシュメモリ上
に存在するか否かを判断する。その結果必要なブロック
がキャッシュメモリ上に存在した場合をキャッユピット
、そうでない場合をキャッシュミスと呼ぶ。キャッシュ
ミスの場合には、その際に空きのブロックが無い場合に
は、現在登録されている記憶ブロックをキャッシュメモ
リ上から追い出す必要がある。このときストアイン方式
では、追い出し対象ブロックがキャッシュに登録された
後−度でも内容の変更を受けていれば、その内容を上位
記憶装置に書き戻す必要がある。追い出し対象ブロック
を上位記憶装置へ書き戻し、そのあとに新たなブロック
をロードする一連の操作はスワツピングと呼ばれる。従
来、スワツピングを行なうためには、新規ブロックのロ
ードを最優先で行ない、追い出されるブロックのデータ
は一旦専用のバッファに書き込み後タイミングをはかっ
て上位記憶装置へ書き込む方法や、バッファを持たずイ
ンタリーブなどによってブロックの新規ロードと追い出
しを同時に平行して行なう方法などがあった。
上述した従来のストアイン方式キャッシュメモリ制御装
置は、スワツピングの際にバッファを使用する方法では
スワツピングが完了するまでに時間を要し、またその完
了の前に新たなスワツピングが発生した場合に備えてバ
ッファが複数ブロック分必要となるほか、間にバッファ
を挟むことによってデータ伝、送路の信頼性がそれだけ
低下するという欠点があり、また、バッファを使用しな
い一方法では、上位記憶装置へのデータの・書き出しに
失敗した場合、キャッシュメモリの当該ブロックにはす
でに新たなブロックがロードされているため、書き出さ
れたデータはどこにも残っておらず復旧が不可能となっ
てしまうという欠点がある。
置は、スワツピングの際にバッファを使用する方法では
スワツピングが完了するまでに時間を要し、またその完
了の前に新たなスワツピングが発生した場合に備えてバ
ッファが複数ブロック分必要となるほか、間にバッファ
を挟むことによってデータ伝、送路の信頼性がそれだけ
低下するという欠点があり、また、バッファを使用しな
い一方法では、上位記憶装置へのデータの・書き出しに
失敗した場合、キャッシュメモリの当該ブロックにはす
でに新たなブロックがロードされているため、書き出さ
れたデータはどこにも残っておらず復旧が不可能となっ
てしまうという欠点がある。
Ｃ問題点を解決するための手段〕
本発明のキャッシュメモリ制御装置は、キャッシュメモ
リ内のデータを上位記憶装置へ書き戻すときにそのデー
タの写しを保存しておくための補助記憶手段と、上記書
き戻しが失敗した場合に該補助記憶手段からデータを読
み出して再試行を行なうように制御する制御手段とを有
している。
リ内のデータを上位記憶装置へ書き戻すときにそのデー
タの写しを保存しておくための補助記憶手段と、上記書
き戻しが失敗した場合に該補助記憶手段からデータを読
み出して再試行を行なうように制御する制御手段とを有
している。
したがって、スワツピング中に障害が発生してもデータ
が失われることがなく、また通常動作時にはバッファを
使用しないためバッフ多によるデータ伝送経路の信頼性
の低下がない。
が失われることがなく、また通常動作時にはバッファを
使用しないためバッフ多によるデータ伝送経路の信頼性
の低下がない。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のキャッシュメモリ制御装置の一実施例
を含む情報処理装置の構成図である。
を含む情報処理装置の構成図である。
キャッシュメモリ制御装置１は主記憶装置２と演算処理
装置の間に位置するストアイン方式のキャッシュ制御装
置で、データ記憶部１２とアドレスアレイ１４と補助記
憶手段！ｌと制御部１３を含んでいる。
装置の間に位置するストアイン方式のキャッシュ制御装
置で、データ記憶部１２とアドレスアレイ１４と補助記
憶手段！ｌと制御部１３を含んでいる。
本実施例において、演算処理装置３がキャッシュメモリ
制御装置１をアクセスすると、そのアドレスｆが制御部
１３に送られヒツト／ミスの判定が行なわれる。その結
果がキャッシュミスであれば、制御部１３は同時にスワ
ツピングの必要性を判断する。以下、本実施例では、ス
ワツピングが発生した場合について説明を行なう。
制御装置１をアクセスすると、そのアドレスｆが制御部
１３に送られヒツト／ミスの判定が行なわれる。その結
果がキャッシュミスであれば、制御部１３は同時にスワ
ツピングの必要性を判断する。以下、本実施例では、ス
ワツピングが発生した場合について説明を行なう。
スワツピングが必要であると判断すると、制御部１３は
まず主記憶装置２にリクエスト信号ｊと読出しアドレス
ｈを送出する。続いて制御部１３はアドレスアレイ１４
内に格納されている追い出し対象ブロックの書き戻し先
のアドレスを読出し、データ記憶部１２から読出した追
い出しデータＣと共に主記憶装置２へ送出する。このと
き上記追い出しデータＣは、同時に書込みデータａとし
て補助記憶手段１１に送られて書込まれる。その後主記
憶装置２から読出しデータｂが返されると、制御部１３
は上記追い出しの行なわれたブロックにデータをロード
してそのアドレスをアドレスアレイ１４に登録し、必要
なデータｄを要求元の演算制御装置３に送出して処理を
終了する。補助記憶手段１１に書込まれた追い出しデー
タは、次のスワツピングが行なわれてその内容が書き換
えられるまではそのまま保存されている。もし、何らか
の原因によってスワツピングが失敗に終った場合には、
制御部１３はデータ記憶部１２の代わりに補助記憶手段
１１から追い出しデータを読出して、スワツピングの再
試行を行なうことができる。また、再試行が失敗に終っ
ても、データは補助記憶手段１１に保存されているため
それを読出して復旧する゛ことが可能である。
まず主記憶装置２にリクエスト信号ｊと読出しアドレス
ｈを送出する。続いて制御部１３はアドレスアレイ１４
内に格納されている追い出し対象ブロックの書き戻し先
のアドレスを読出し、データ記憶部１２から読出した追
い出しデータＣと共に主記憶装置２へ送出する。このと
き上記追い出しデータＣは、同時に書込みデータａとし
て補助記憶手段１１に送られて書込まれる。その後主記
憶装置２から読出しデータｂが返されると、制御部１３
は上記追い出しの行なわれたブロックにデータをロード
してそのアドレスをアドレスアレイ１４に登録し、必要
なデータｄを要求元の演算制御装置３に送出して処理を
終了する。補助記憶手段１１に書込まれた追い出しデー
タは、次のスワツピングが行なわれてその内容が書き換
えられるまではそのまま保存されている。もし、何らか
の原因によってスワツピングが失敗に終った場合には、
制御部１３はデータ記憶部１２の代わりに補助記憶手段
１１から追い出しデータを読出して、スワツピングの再
試行を行なうことができる。また、再試行が失敗に終っ
ても、データは補助記憶手段１１に保存されているため
それを読出して復旧する゛ことが可能である。
（発明の効果）
以上説明したように本発明は、ストアイン方式のキャッ
シュメモリ内の最新の記憶データを上位記憶装置へ書き
戻す際にそのデータを横においた補助記憶手段にも書込
んでおくことにより、スワツピング中に障害が発生して
もデータが失われることがなく、また通常動作時にはバ
ッファを使用しないためバッファによるデータ伝送経路
の信頼性の低下がないという効果がある。
シュメモリ内の最新の記憶データを上位記憶装置へ書き
戻す際にそのデータを横においた補助記憶手段にも書込
んでおくことにより、スワツピング中に障害が発生して
もデータが失われることがなく、また通常動作時にはバ
ッファを使用しないためバッファによるデータ伝送経路
の信頼性の低下がないという効果がある。
第１図は本発明のキャッシュメモリ制御装置の一実施例
を含む情報処理装置の構成図である。 １−−−−−キャッシュメモリ制御装置１１−−−−−
−補助記憶手段 １２−−−−−−データ記憶部 １３−−−−−−制御部 １４−−−−−−アドレスアレイ ２−−−−−−主記憶装置 ３−−−−−−演算処理装置
を含む情報処理装置の構成図である。 １−−−−−キャッシュメモリ制御装置１１−−−−−
−補助記憶手段 １２−−−−−−データ記憶部 １３−−−−−−制御部 １４−−−−−−アドレスアレイ ２−−−−−−主記憶装置 ３−−−−−−演算処理装置
Claims (1)
- 【特許請求の範囲】 主記憶装置など上階層の記憶装置と、演算処理装置や入
出力制御装置、あるいはより下位のキャッシュメモリな
ど下階層の記憶装置との中間に位置するストアイン方式
のキャッシュメモリ制御装置において、 キャッシュメモリ上のブロックデータを上階層の記憶装
置へ書き戻すときにその写しを保存しておくための補助
記憶手段と、前記書き戻しが失敗した場合に該補助記憶
手段から再びデータを読出して再試行を行なうように制
御する制御手段とを有することを特徴とするキャッシュ
メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252772A JPH0194458A (ja) | 1987-10-06 | 1987-10-06 | キャッシュメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252772A JPH0194458A (ja) | 1987-10-06 | 1987-10-06 | キャッシュメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194458A true JPH0194458A (ja) | 1989-04-13 |
Family
ID=17242079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252772A Pending JPH0194458A (ja) | 1987-10-06 | 1987-10-06 | キャッシュメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194458A (ja) |
-
1987
- 1987-10-06 JP JP62252772A patent/JPH0194458A/ja active Pending
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