JPS5837165Y2 - 同期信号処理装置 - Google Patents
同期信号処理装置Info
- Publication number
- JPS5837165Y2 JPS5837165Y2 JP3321277U JP3321277U JPS5837165Y2 JP S5837165 Y2 JPS5837165 Y2 JP S5837165Y2 JP 3321277 U JP3321277 U JP 3321277U JP 3321277 U JP3321277 U JP 3321277U JP S5837165 Y2 JPS5837165 Y2 JP S5837165Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flop
- pulse
- input terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【考案の詳細な説明】
本考案は磁気記録再生装置（以下ＶＴＲという）におけ
る信号再生時の色信号同期回路のＡＦＣ回路を構成する
位相比較器のサンプリングパルスを複合同期信号から得
る回路方式に関するものである。
る信号再生時の色信号同期回路のＡＦＣ回路を構成する
位相比較器のサンプリングパルスを複合同期信号から得
る回路方式に関するものである。
一般にＶＴＲの再生色信号同期回路に用いられるＡＦＣ
回路は、第１図に示すように複合映像信号から複合同期
信号分離回路１で複合同期信号を分離し、さらにこの複
合同期信号から水平同期信号分離回路２で水平同期信号
部分のみを分離して、これを位相比較器３のサンプリン
グパルスとして用いることによって安定なＡＦＣループ
を構成している。
回路は、第１図に示すように複合映像信号から複合同期
信号分離回路１で複合同期信号を分離し、さらにこの複
合同期信号から水平同期信号分離回路２で水平同期信号
部分のみを分離して、これを位相比較器３のサンプリン
グパルスとして用いることによって安定なＡＦＣループ
を構成している。
複合同期信号から水平同期信号を分離する方法として従
来から第２図のような２つの単安定マルチ回路で構成さ
れている水平同期信号分離回路が用いられている。
来から第２図のような２つの単安定マルチ回路で構成さ
れている水平同期信号分離回路が用いられている。
すなわち、抵抗Ｒｚｔコンテ゛ンサＣ１と、トランジス
タ回路ソ７より成る第一の単安定マルチ２１でもって端
子２３に人力された第３図ａに示す複合同期信号（ここ
で点線の部分は等価パルスを示す。
タ回路ソ７より成る第一の単安定マルチ２１でもって端
子２３に人力された第３図ａに示す複合同期信号（ここ
で点線の部分は等価パルスを示す。
）のうちの等価パルス部分を除去し、さらに抵抗Ｒ２，
コンテ゛ンサＣ２とトランジスタ回路２８から成る第二
の単安定マルチ２２でもって第３図ｄに示す一定パルス
巾のパルスを作成しこれを水平同期信号として出力端子
２６から出力していた。
コンテ゛ンサＣ２とトランジスタ回路２８から成る第二
の単安定マルチ２２でもって第３図ｄに示す一定パルス
巾のパルスを作成しこれを水平同期信号として出力端子
２６から出力していた。
従って第２図で説明した従来例では、単安定マルチ回路
が２回路必要となり、特に集積回路化する場合に時定数
回路としてコンテ゛ンサＣ１゜Ｃ２があるため外部端子
２４．２５が必要となり、その上、外付部品として時定
数回路の抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２が必要
であり、更にパルス巾は抵抗とコンデンサとの温度依存
性を強くうける等の欠点があった。
が２回路必要となり、特に集積回路化する場合に時定数
回路としてコンテ゛ンサＣ１゜Ｃ２があるため外部端子
２４．２５が必要となり、その上、外付部品として時定
数回路の抵抗Ｒ１，Ｒ２とコンデンサＣ１，Ｃ２が必要
であり、更にパルス巾は抵抗とコンデンサとの温度依存
性を強くうける等の欠点があった。
またＶＴＲ等に記録された信号を再生する場合テープ・
ヘッド等の劣化などにより再生信号が欠除することがし
ばしばある。
ヘッド等の劣化などにより再生信号が欠除することがし
ばしばある。
今、第４図ａに示すように垂直同期信号とその前後の等
価パルス期間の９Ｈ期間内（Ｈは１水平走査時間で約６
３．５μｓ）において、水平同期信号が１ケ（第４図ａ
の点線で示す）欠除した場合には、第４図すに示すよう
に抜けたパルスの次の等価パルスで第一の単安定マルチ
２１がトリガされるため、第一の単安定マルチ２１は垂
直同期信号とその前後の等価パルス期間の９Ｈ期間が終
るまで等価パルスでもってトリガされる。
価パルス期間の９Ｈ期間内（Ｈは１水平走査時間で約６
３．５μｓ）において、水平同期信号が１ケ（第４図ａ
の点線で示す）欠除した場合には、第４図すに示すよう
に抜けたパルスの次の等価パルスで第一の単安定マルチ
２１がトリガされるため、第一の単安定マルチ２１は垂
直同期信号とその前後の等価パルス期間の９Ｈ期間が終
るまで等価パルスでもってトリガされる。
そのため第二の単安定マルチ２２の出力パルスは、第４
図Ｃに示すように水平同期信号の欠除がない場合（第４
図ｄに示す）に比較すると上記９Ｈ期間内では Ｈ の位相変動が発生した状態と同等になる。
図Ｃに示すように水平同期信号の欠除がない場合（第４
図ｄに示す）に比較すると上記９Ｈ期間内では Ｈ の位相変動が発生した状態と同等になる。
従って第４図Ｃで得られた信号を第１図に示すようなＶ
ＴＲの色信号同期回路のＡＦＣ回路のサンプリングパル
スとして用いると、水平同期信号が欠除した時点から等
価パルスの９Ｈ期間の終了時まで一！、Ｈ の位相変動が発生し、ＡＦＣ回路はこの位相変動を補正
する様に追従しようとする。
ＴＲの色信号同期回路のＡＦＣ回路のサンプリングパル
スとして用いると、水平同期信号が欠除した時点から等
価パルスの９Ｈ期間の終了時まで一！、Ｈ の位相変動が発生し、ＡＦＣ回路はこの位相変動を補正
する様に追従しようとする。
しかしながら、第４図Ｃに見られる様に９Ｈ期間終了後
の水平同期信号で再び ＡＦＣ回路の応答性を極端に速く（実際には安定性の点
であまり速くできない）しないと色信号の挿入期間（一
般に、バースト信号は、前記の９Ｈ期間後より、直ちに
、また色信号は１２〜１３Ｈ後から挿入されている。
の水平同期信号で再び ＡＦＣ回路の応答性を極端に速く（実際には安定性の点
であまり速くできない）しないと色信号の挿入期間（一
般に、バースト信号は、前記の９Ｈ期間後より、直ちに
、また色信号は１２〜１３Ｈ後から挿入されている。
）までにＡＦＣループが定常状態に回復しないため垂直
同期信号後の色信号が正常位相とならず非常に見苦しい
画像になる欠点があった。
同期信号後の色信号が正常位相とならず非常に見苦しい
画像になる欠点があった。
本考案は複合同期信号をテ゛イジタル処理することによ
って上記欠点を除去しようとするものである。
って上記欠点を除去しようとするものである。
すなわち第一の単安定マルチの時定数回路を不用にする
と共に、９Ｈ期間内において水平同期信号が１ケ欠除し
た場合にも次にくる等価パルスで第一の単安定マルチが
動作しないようにしてＡＦＣループが乱されるのを防止
するものである。
と共に、９Ｈ期間内において水平同期信号が１ケ欠除し
た場合にも次にくる等価パルスで第一の単安定マルチが
動作しないようにしてＡＦＣループが乱されるのを防止
するものである。
第５図は本発明の一実施例を示すロジック図であり、第
６図は９Ｈ期間内に水平同期信号が１ケ欠除した場合の
タイミングチャートである。
６図は９Ｈ期間内に水平同期信号が１ケ欠除した場合の
タイミングチャートである。
第５図において、Ｑ１〜Ｑ７及びＱＩＯ，ＱｌｌはＤタ
イプフリップフロップ（以下単にＤ−ＦＦという）、Ｑ
８．Ｑ９はＲ−Ｓフリップフロップ（以下単にＲ５ＦＦ
という）、０１〜Ｇ３はＡＮＤゲート、Ｇ４はＯＲゲー
トである。
イプフリップフロップ（以下単にＤ−ＦＦという）、Ｑ
８．Ｑ９はＲ−Ｓフリップフロップ（以下単にＲ５ＦＦ
という）、０１〜Ｇ３はＡＮＤゲート、Ｇ４はＯＲゲー
トである。
以下、第５図及び第６図に従って動作を説明する。
（１）Ｄ−ＦＦＱ１〜Ｑ７及びＲ−３ＦＦＱ８．Ｑ９の
セット入力端子Ｓの入力信号が解除された時点から数え
てクロック入力端子１１に印加されるクロック信号（ク
ロック周波数ｆ。
セット入力端子Ｓの入力信号が解除された時点から数え
てクロック入力端子１１に印加されるクロック信号（ク
ロック周波数ｆ。
は水平同期信号周波数ｆＨの４０倍の周波数とする）の
３２ケ目のパルスが上記Ｄ−ＦＦＱ、のクロック入力端
子ＣＬに入ると、Ｄ−ＦＦＱ６のＱ出力がＬＯＷからＨ
ｉになるため、Ｒ３ＦＦＱ８がリセットされてそのＱ出
力か土ＯＷからＨｉレベルとなる。
３２ケ目のパルスが上記Ｄ−ＦＦＱ、のクロック入力端
子ＣＬに入ると、Ｄ−ＦＦＱ６のＱ出力がＬＯＷからＨ
ｉになるため、Ｒ３ＦＦＱ８がリセットされてそのＱ出
力か土ＯＷからＨｉレベルとなる。
（２）Ｒ−３ＦＦＱ８のＱ出力がＨｉレベルになると、
Ｄ−ＦＦＱｌ、のＱ出力はＨｉレベルで゛あるためにＡ
ＮＤゲートＧ２が動作し、ＯＲゲートＧ４を介してＤ−
ＦＦ Ｑ ｔｏがリセットされる。
Ｄ−ＦＦＱｌ、のＱ出力はＨｉレベルで゛あるためにＡ
ＮＤゲートＧ２が動作し、ＯＲゲートＧ４を介してＤ−
ＦＦ Ｑ ｔｏがリセットされる。
この時、Ｄ−ＦＦＱＩＯが川からＬＯＷになるが、Ｒ−
ＪＦＦＱ８のＱ出力は同時にＤ−ＦＦＱＩＩのＤ入力端
子に接続されているため（二３３ケ目のパルスＤ−ＦＦ
Ｑ１、のＱ出力がＨｉからＬＯＷレベルに反転し、この
ためにＤＦＦＱｌｏのリャット状態は約１．６μｓｅｃ
後に解除される。
ＪＦＦＱ８のＱ出力は同時にＤ−ＦＦＱＩＩのＤ入力端
子に接続されているため（二３３ケ目のパルスＤ−ＦＦ
Ｑ１、のＱ出力がＨｉからＬＯＷレベルに反転し、この
ためにＤＦＦＱｌｏのリャット状態は約１．６μｓｅｃ
後に解除される。
（３）次にＤ ＦＦＱ＋ｏのクロック入力端子ＣＬに
印加された入力端子１２の複合同期信号がＨｉレベルに
なると、Ｄ−ＦＦＱ、ｏはＬＯＷからＨｉレベルに反転
し、この時Ｄ−ＦＦＱ、１はＬＯＷレベルであるために
ＡＮＤゲートＧ１が動作し、Ｉ）−ＦＦＱ、〜Ｑ７及び
Ｒ−ＪＦＦＱ８．Ｑ９がセットされる。
印加された入力端子１２の複合同期信号がＨｉレベルに
なると、Ｄ−ＦＦＱ、ｏはＬＯＷからＨｉレベルに反転
し、この時Ｄ−ＦＦＱ、１はＬＯＷレベルであるために
ＡＮＤゲートＧ１が動作し、Ｉ）−ＦＦＱ、〜Ｑ７及び
Ｒ−ＪＦＦＱ８．Ｑ９がセットされる。
（４）Ｒ−ＪＦＦＱ８がセットされると、そのＱ出力が
ＬＯＷレベルに反転し、Ｒ−ＪＦＦＱ８のＱ出力がＨｉ
からＬＯＷになった直後のクロック入力端子１１のクロ
ック信号によってＩ）−ＦＦＱｌ、がＨｉからＬＯＷに
反対するためにＤ−ＦＦＱ１〜Ｑ７及びＩ）−ＪＦＦＱ
８．Ｑ９のセット状態は約１．６μｓｅｃ後に除去され
る。
ＬＯＷレベルに反転し、Ｒ−ＪＦＦＱ８のＱ出力がＨｉ
からＬＯＷになった直後のクロック入力端子１１のクロ
ック信号によってＩ）−ＦＦＱｌ、がＨｉからＬＯＷに
反対するためにＤ−ＦＦＱ１〜Ｑ７及びＩ）−ＪＦＦＱ
８．Ｑ９のセット状態は約１．６μｓｅｃ後に除去され
る。
次に垂直同期信号とその前後の等価パルス期間の９Ｈ期
間内の水平同期信号が第４図ａのように１ヶ抜けた場合
の動作について説明する。
間内の水平同期信号が第４図ａのように１ヶ抜けた場合
の動作について説明する。
上述の４ステツプのうち（２）以外は同様である。
（２）’ＤＦＦＱ、、のクロック入力端子ＣＬにＬ Ｈ
（４０ケのクロックパルス、６３．５μ５ｅｃ）後にＨ
ｉレベルの入力が供給されないとＤ−ＦＦＱＩ〜Ｑ７は
そのまま分周を続け５６ケ目のパルスか゛はいると５人
力ＡＮＤゲートＧ３が動作し、６４ケ目のパルスがはい
るまでＨｉとなり、その期間Ｄ ＦＦＱＩＯのリャッ
ト端子はＨｉとなり、その期間内でＤ ＦＦＱＩＯの
クロック入力端子ＣＬに入力される等価パルスは無効と
なり、Ｒ−ＦＦＱ、ｏは変化しない。
（４０ケのクロックパルス、６３．５μ５ｅｃ）後にＨ
ｉレベルの入力が供給されないとＤ−ＦＦＱＩ〜Ｑ７は
そのまま分周を続け５６ケ目のパルスか゛はいると５人
力ＡＮＤゲートＧ３が動作し、６４ケ目のパルスがはい
るまでＨｉとなり、その期間Ｄ ＦＦＱＩＯのリャッ
ト端子はＨｉとなり、その期間内でＤ ＦＦＱＩＯの
クロック入力端子ＣＬに入力される等価パルスは無効と
なり、Ｒ−ＦＦＱ、ｏは変化しない。
以下（３） （４）のステップを経過して元の状態に復
帰する。
帰する。
以上のようにして処理された第一の単安定マルチの出力
信号（Ｉ）−ＦＦＱｌｏの出力）を第４図ｅに示すが、
この出力信号は第二の単安定マルチ１３を通して第４図
ｆのようなサンプリングパルスが出力端子１４に得られ
る。
信号（Ｉ）−ＦＦＱｌｏの出力）を第４図ｅに示すが、
この出力信号は第二の単安定マルチ１３を通して第４図
ｆのようなサンプリングパルスが出力端子１４に得られ
る。
このサンプリングパルスであれば正常状態のパルス列か
ら１ヶ抜けた状態であり、従来のように９Ｈ期間後にお
ける Ｈ の位相変動はなくなり一般にサンプルホールド用コンデ
ンサで前の状態が保持されているのでＡＦＣループは大
きく乱゛されることなく動作を続ける。
ら１ヶ抜けた状態であり、従来のように９Ｈ期間後にお
ける Ｈ の位相変動はなくなり一般にサンプルホールド用コンデ
ンサで前の状態が保持されているのでＡＦＣループは大
きく乱゛されることなく動作を続ける。
以上の実施例で説明したように複合同期信号をテ゛イジ
タル処理することによって第一の単安定マルチの時定数
回路を不用にすることができ、さらに垂直同期信号とそ
の前後の等価パルス期間の９Ｈ期間内において水平同期
信号が欠除した場合に第一の単安定マルチが等価パルス
でトリガされることによって生じる Ｈ ２。
タル処理することによって第一の単安定マルチの時定数
回路を不用にすることができ、さらに垂直同期信号とそ
の前後の等価パルス期間の９Ｈ期間内において水平同期
信号が欠除した場合に第一の単安定マルチが等価パルス
でトリガされることによって生じる Ｈ ２。
の位相変動を防止することができるため、ＡＦＣ，ルー
プを安定に動作させることが可能となりその効果は大で
ある。
プを安定に動作させることが可能となりその効果は大で
ある。
また、信号処理をテ゛イジタル回路で行い時定数回路を
不用にすることによって端子数を削減できるので集積回
路化にも適したものである。
不用にすることによって端子数を削減できるので集積回
路化にも適したものである。
第１図はＡＦＣ回路を構成するブロック図、第２図は水
平同期信号の処理回路の従来例を示す図、第３図及び第
４図はその動作波形図、第５図は本発明の同期信号処理
装置の一実施例を示すロジック図、第６図はその動作を
説明するためのタイミングチャート図である。 Ｑ１〜Ｑ７及びＱＩＱ、Ｑｌｌ・・・・・・Ｄタイプフ
リップフロップ、Ｑ８．Ｑ９・・・・・・Ｒ−Ｊタイプ
フリップフロップ、Ｇ１−Ｇ３・・・・・・ＮＡＮＤゲ
ート、Ｇ４・・・・・・ＯＲゲート、１３・・・・・・
第２の単安定マルチバイブレータ。
平同期信号の処理回路の従来例を示す図、第３図及び第
４図はその動作波形図、第５図は本発明の同期信号処理
装置の一実施例を示すロジック図、第６図はその動作を
説明するためのタイミングチャート図である。 Ｑ１〜Ｑ７及びＱＩＱ、Ｑｌｌ・・・・・・Ｄタイプフ
リップフロップ、Ｑ８．Ｑ９・・・・・・Ｒ−Ｊタイプ
フリップフロップ、Ｇ１−Ｇ３・・・・・・ＮＡＮＤゲ
ート、Ｇ４・・・・・・ＯＲゲート、１３・・・・・・
第２の単安定マルチバイブレータ。
Claims (2)
- （１）クロック入力端子に複合同期信号が入力され、Ｄ
入力端子がバイレベルに固定されたＤタイプフリップフ
ロップと、前記複合同期信号が入力されてから時間 士か−（ｔ（Ｈ （Ｈは１水平走査時間で約６３．５μｓ）の期間内でパ
ルスを発生する第１のパルス発生手段と、前記複合同期
信号が入力されてから時間ｔが少なくとも （＝Ｈ−１ｔ ）＜ｔ＜ （ヱＨ＋Ｊｔ）２
２（但しＯ＜、ａｔ＜−） の期間中パルスを発生する第２のパルス発生手段と、前
記第１のパルス発生手段の出力信号と前記第２のパルス
発生手段の出力信号とを入力とするＯＲゲートと、この
ＯＲゲートの出力信号を前記Ｄタイプフリップフロップ
のリセット入力端子に入力する手段とより成り、前記複
合同期信号に含よれる等価パルス部分を除去した信号を
前記Ｄタイプフリップフロップの出力端子より得ること
を特徴とする同期信号処理装置。 - （２）第１のパルス発生手段は水平同期信号周波数より
高い周波数ｆ。 をクロック入力信号とし、このクロック入力信号のｍ番
目（ｍは正の整数９時間ヒ＜ｔ＝ｆｏ＜Ｈ） のロック信号でもってその出力の極性が反転する第１の
フリップフロップと、この第１のフリップフロップの出
力信号をＤ入力端子に人力し、クロック入力端子に前記
周波数ｆ。 の信号が入力される第２のＤタイプフリップフロップと
、前記第１のフリップフロップと前記第２のＤタイプフ
リップフロップ トとで構成されることを特徴とする実用新案登録請求の
範囲第１項記載の同期信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321277U JPS5837165Y2 (ja) | 1977-03-17 | 1977-03-17 | 同期信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321277U JPS5837165Y2 (ja) | 1977-03-17 | 1977-03-17 | 同期信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53127824U JPS53127824U (ja) | 1978-10-11 |
| JPS5837165Y2 true JPS5837165Y2 (ja) | 1983-08-22 |
Family
ID=28888234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321277U Expired JPS5837165Y2 (ja) | 1977-03-17 | 1977-03-17 | 同期信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837165Y2 (ja) |
-
1977
- 1977-03-17 JP JP3321277U patent/JPS5837165Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53127824U (ja) | 1978-10-11 |
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