JPS5837699B2 - ハンドウタイキオクソウチ - Google Patents

ハンドウタイキオクソウチ

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JPS5837699B2
JPS5837699B2 JP49144771A JP14477174A JPS5837699B2 JP S5837699 B2 JPS5837699 B2 JP S5837699B2 JP 49144771 A JP49144771 A JP 49144771A JP 14477174 A JP14477174 A JP 14477174A JP S5837699 B2 JPS5837699 B2 JP S5837699B2
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transistor
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隆生 中野
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Mitsubishi Electric Corp
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Description

【発明の詳細な説明】 この発明Ｕ、ＮＰＮ形トランジスタとＰＮＰ形トランジ
スタとを複合した■Ｉ Ｌ （ Ｉｎｔｅｇｒａｔｅｄ
Ｉｎｊｅｃｔｉｏｎ Ｊ，ｏｇｉｃ ）構或の半導体記
憶装置の改良に関するものであり、特にＰＮＰ形トラン
ジスタのエミツタ（インジエクタとも呼ばれる）の注入
効率の向上と、併せてその周波数特性の向上を計るもの
である。
半導体記憶装置としては、高密度化、高集積度化の要求
に対して、素子間の分離が不要で、製造工程が簡単であ
る等の理由で、主としてＭＯＳ｝ランジスタを組込んだ
ＭＯＳ形集積回路が広く用いられており、バイボーラト
ランジスタを組込んだバイポーラ形集積回路は殆んど使
用されていない。
しかしバイポーラ形集積回路は、その製造時において、
バイボーラトランジスタのベース層の厚サの制御が、Ｍ
ＯＳ｝ランジスタのチャンネル長の制御に比べて容易で
あり、これに伴って高速度化の実現が容易であり、また
製造上の問題も少ないので、素子間の分離の問題が解決
され、また製造工程の簡単化が実現できるならば、半導
体記憶装置としてバイポーラ集積回路を広く応用するこ
とができる。
ＩＩＬ構戒の半導体記憶装置は、バイポーラ集積回路に
かける素子間の分離とその製造工程の簡単化を計って、
バイポーラ集積回路を用いて構或されたバイポーラ形の
半導体記憶装置であり、こレばヘース接地のＰＮＰ｝ラ
ンジスタと、工ツタ接地のＮＰＮ｝ランジスタを複合し
て注入結合メモリセル（ Ｉｎｊｅｃｔｉｏｎ ｃｏｕ
ｐｌｅｄ ｍｅｍｏｒｙ ｃｅｕ ）を構或したもので
ある。
このＩＩＬ構或の従来の半導体記憶装置を第１図〜第４
図に示す。
第１図はこの半導体記憶装置の一部を示す平面図、第２
図はその■−■線断酊図、第３図ぱ１つのメモリ？ルの
電気回路図、第４図は動作説明図である。
先ず第１図、第２図において、１はＰ形の半導体基板、
２ぼその一面上に設けられたＸアドレスラインとなるＮ
十形層、３ぱその上に設けられた第１のＮ形層Ｎ１であ
り、このＮ形層にはその上面から互いに分離して拡散さ
れた多数のＰ形層が作り込筐れている。
この多数のＰ形層は、第１〜第５の５種類のＰ形層Ｐ１
〜Ｐ，を含んでいる。
第１のＰ形層Ｐ１ぱ、第３及び第５のＰ形層Ｐ３ ，Ｐ
５の間に配置され、第２のＰ形層Ｐ２ぱ第３及び第４の
Ｐ形層ｐ３ｙ ｐ，間に配置されている。
第１、第２のＰ形層Ｐ１，Ｐ２には、夫々と接合するよ
うに第２、第３のＮ形層Ｎ２，Ｎ３が形或されている。
５種類のＰ形層Ｐ１〜Ｐ，ハ、Ｎ形層Ｎｉ ，Ｎ２ ，
Ｎｓとともに１つのメモリセルを構或する第１〜第６の
バイポーラトランジスタＴ１〜Ｔ６を形或する。
第１図Ｋｉ−いて、１つのメモリセルを構戊するＰ形層
Ｐ１〜Ｐ，と、Ｎ形層Ｎ２，Ｎ３が、解り易いように実
線で示されている。
トランジスタＴ１〜Ｔ６の中、トランジスタＴ１，Ｔ２
ぱ縦形トランジスタであり、トランジスタＴ３〜Ｔ６Ｕ
全て横形トランジスタである。
トランジスタＴ ｔ ｔｒｓ Ｎ形層Ｎ１をエミツタ、
Ｐ形層Ｐ１をベース、Ｎ形層Ｎ２をコレクタとする縦形
トランジスタ、トランジスタＴ２ＵＮ形層Ｎ，を工ツタ
、Ｐ形唱Ｐ２をベース、Ｎ形層Ｎ３をコレクタとする縦
形トランジスタである。
トランジスタＴ３ＵＰ形層Ｐ３を工ツタ、Ｎ形層Ｎ１を
ベース、Ｐ形層Ｐ１をコレクタとする横形トランジスタ
、トランジスタＴ４ＨＰ形層Ｐ３をエミツタ、Ｎ形層Ｎ
１をベース、Ｐ形層Ｐ２をコレクタとする横形トランジ
スタ、トランジスタＴ，ハＰ形層Ｐ，ヲエミツタ、Ｎ形
層Ｎ１をベース、Ｐ形層Ｐ１をコレクタとする横形トラ
ンジスタ、トランジスタＴ６ＨＰ形層Ｐ４をエミツタ、
Ｎ形層Ｎ１をベース、Ｐ形層Ｐ２をコレクタとする横形
トランジスタである。
４，５ぽメモリセルの内部配線であり、配線４ぱコンタ
クト点Ｃ１に卦いてＮ形層Ｎ３と、コンタクト点Ｃ２に
釦いてＰ形層Ｐ１と夫々コンタクトされてかり、１た配
線５ぱコンタクト点Ｃ３にかいてＮ形層Ｎ２と、コンタ
クト点Ｃ４においてＰ形層Ｐ２と夫々コンタクトされて
いる。
６，７．８は外部配線であり、配線ｆｌｌｌ．Ｙアドレ
スラインＹ、配線７，８ぼ書込み読出しラインＢＩ，Ｂ
Ｏを夫々構或する。
配線６ ， ７ ， ８ｕ夫々コンタクト点Ｃ，，Ｃ６
，Ｃ７にかいてＰ形層Ｐ３，Ｐ４，Ｐ，とコンタクトさ
れる。
第３図に釦いて、トランジスタＴ１，Ｔ２ぱ互いに逆の
動作を行なうトランジスタであり、これらのトランジス
タによりメモリセルのフリツプフロツプが形成されてい
る。
トランジスタＴ３，Ｔ，ぱ負荷トランジスタであり、Ｐ
形層Ｐ３から注入されてＰ形層Ｐ ｔ ，Ｐ ２に集め
られる少数キャリアがトランジスタＴＩ，Ｔ２のベース
電流となる。
トランジスタＴ， ， Ｔ６ ｔｒｙビットライントラ
ンジスタである。
書込み動作、読出（自）作を第４図を参照して説明する
。
第４図ａぱ読み出し動作、同図ｂぼ書込み動作の説明図
である。
先ずトランジスタＴ１がオフ、トランジスタＴ２がオン
の状態を読み出す場合について考える。
Ｘアドレスライン、即ちＮ十層２に対してＹアドレ気線
６からｔｆｉＩ。
を供給すると、トランジスタＴ３，Ｔ４に対してぱ夫夫
Ｐ３領域からＮ１領域を経てＰ１，Ｐ２領域に電流が流
れるが、トランジスタＴ２がオンであってＰ１領域への
電流はトランジスタＴ２を経てＮ十層２に直接流入して
しまう。
一万トランジスタＴ１がオフであるのでＰ形層Ｐ２に流
れ込んだ電流はトランジスタＴ６のＰ２ Ｎ＋ 接合
を介してこのトランジスタＴ，のＮ１層にキャリアを注
入する。
このキャリアの一部はトランジスタＴ６のＰ４層に集め
られ、その結果ラインＢｌｏｃ電流Ｉｓが流れ出す。
この電流Ｉｓにより、フリツプフロツプの状態、即ち今
の例でぽトランジスタＴ１がオフであることが読出され
る。
次にトランジスタＴ１がオフ、トランジスタＴ２がオン
の状態にかいて、これらの状態を反転サせる書込み動作
について考える。
この場合には第４図ｂのよう［Ｙアドレス線６からの電
流■。
をほぼ零とし、この状態で書込み電流パルスＩｗをビッ
トラインＢＩ，７から供給すればよい。
この電流パルスＬｗによってトランジスタＴ，のＰ５領
域からトランジスタＴ１のＰ１領域へ電流が流入され、
このトランジスタＴ１がオンとなり、これに伴なってト
ランジスタＴ２をオフにすることができる。
このＩＩＬ構成の半導体記憶装置でぽ、第１図、第２図
におけるＮ十層２の延長万向、言換えれば、Ｐ３層とＰ
１，Ｐ２層との対向方向にかいては、メモリセル相互間
の分離も不要であり、普た１つのメモリセル内でも、各
トランジスタＴ，〜Ｔ６の分離が不要であって、これら
の分離を施すことによる集積度の低下を防ぐことができ
、加えて１つのメモリセルについてコンタクト点Ｃ１〜
Ｃ７ぱ７個であるが、ピットラインＢＯ，ＢＩぱ隣接セ
ルと共用できるので、１つのセルに必要なコンタクト点
の数ぱ５，５であり、曾た３つの外部配線６，７，８ぱ
全のセルと共用されているので、１つのセルに必要な配
線数も１．５となり、この意味からも１つのセルに必要
な面積が小さくてすみ、集積度の向上を計ることが可能
であり、１たこれに伴なって素分離、配線のためのパタ
ーンを簡単化して、製造プロセスの簡単化も達或できる
。
しかし電気的特性について検討すると、横形のＰＮＰ
｝ランジスタＴ３〜Ｔ，の動作が基本になってお力、こ
の横形トランジスタはキャリアの注入効率が低く、また
その周波数特性も悪いので、高性能の半導体記憶装置を
実現することは難しい。
第５図を参照して詳しく説明する。
第５図は横形トランジスタＴ３の部分の断向斜視図であ
る。
数中ｔぱＰ形層Ｐ３，Ｐ．のパターン間隔、Ｘｊぱこれ
らのＰ形層の拡散深さである。
Ｐ形層Ｐ１，Ｐ３の端縁の拡散面の形状を１／４円とす
ると、横形トランジスタＴ３における実効ベース幅ｗｂ
は、 Ｗｂ＝ｔ−２Ｘｊ ｃｏｓθ で与えられる。
ここにθぱＰ形層Ｐ ｒ ，Ｐ ｓの端縁の拡散面に垂
直な法線とＰ形層Ｐ１，Ｐ３の表面とのなす角である。
表面にかける最小のベース幅Ｗｂｏぱθ＝Ｏの場合であ
るから、 Ｗｂｏ二ｔ−２Ｘｊ で与えられる。
一般にトランジスタにかける周波数特性及び効率は、１
／Ｗ ｂ ２に比例することが知られており、実効ベ
ース幅ｗｂは極力小さくすることが望１しい。
しかし横形トランジスタでは、この実効ベース幅ｗｂは
、マスク精度に関係したパターン間隔ｔの精度、マスク
合わせ精度、並びにホトレジスト膜のサイドエッチング
等の影響を直接受けるので、パターン間隔ｔを余裕をも
って設定しなければならず、このため実効ベース幅を充
分に小さくすることが困難であり、併ぞて相当にバラツ
キを待ったものとなってしまう。
通常は、最小の実効ベース幅Ｗｂｏについて見ても、制
御可能な値は１〜２μｍが限度であり、一般［ぱこの横
形トランジスタの電流利得帯域幅積ｆＴは２０〜３ ０
ＭＨｚとするのが限度である。
注入効率についても、Ｐ形層Ｐ１，Ｐ３の対向桶積ぱ、
それらの拡散深さＸｊと、それらの対向長ｇＬとの積で
あり、この拡散深さは通常１〜３μｍであるので、注入
効率も低い。
この発明は、上記ＩＩＬ構或の利点を生かしながら、し
かも上記不都合を改善した改良された半導体記憶装置を
提案するものである。
第６図はこの発明による半導体記憶装置の一部の平面図
であり、第７図は第６図の■−■線の拡大断面図である
。
詳しくは、第６図には多数のマトリクス状に配置された
メモリセルの中、横列線Ａ ｔ ，Ａ ｍ間に構或され
た３つのメモリセルＭＣｔｋ，ＭＣ ｔｔ，ＭＣｔｍと
、横列線Ａｍ，Ａｎ間に構成された３つのメモリセルＭ
Ｃ ｍ ｋ ｔＭＣｍ７，ＭＣｍｍとが示されている
。
メモリセルＭＣｌ．ｋ，ＭＣｍｋぱ縦列線Ｂｋ，Ｂｔ間
に、メモリセルＭＣｌｔ，ＭＣｍｌは縦列線Ｂｔ，Ｂｒ
ｎ間に、またメモリセルＭＣＬｍ ，Ｍｃｍｒｎ［縦列
線Ｂｍ ， Ｂ ｎ間に夫々作られている。
第６図の実施例では、横列線に沿って相隣接する２つの
メモリセルは、それらの間の縦列線に関して対象となる
ように作られている。
、各メモリセルは実質的に同じ構成を持ったものであり
、またそれぞれのメモリセルは、２つの隣相する横列線
のちょうど中間の横中心線、即ち第６図に示した中心線
ＡＩｍ，Ａｍｍに関して上下対象形になっているので、
第７図ぱ単に１つのメモリセルＭＣｔｔの上半部の■一
■線に沿った断面だけを示している。
第６図、第７図に示された半導体記憶装置は、先ず半導
体基体１０を有してｂ？）、この半導体基体１０ぱ最下
層であるＰ形の半導体基板１１、この半導体基板１１の
一主向１１ａ上に設けられたＮ十形理込層１２、及びこ
のＮ十層１２の主面１２ａ上に設けられたＮ一層１３を
持っている。
Ｎ一層Ｎ１１３ぱ半導体基体１０の上主面１０ａに露出
している。
半導体基体１０ぱ更にＰ形め分離層１４を持ってかり、
この分離層１４ぱ第６図に示すように、各横列線例えば
Ａ Ｚ ２ Ａ ｍ ，Ａ ｎに沿って延びる複数の帯
状分離層１ ４ ｔ ｙ １ ４ｍｔ１４ｎを含んでい
る。
この帯状分離層１４ｔ，１４ｍ，１４ｎは、基体１０の
上主面１０ａから基板１１に達するように形或され、Ｎ
十層１２及びＮ１層１３を夫々分離する。
Ｎ十層１２の２つの分離領域１２Ｌ，１２Ｋ、及びＮ１
層１３の２つの分離領域１３Ｌ，１３Ｋが第６図に示さ
れている。
領域１２Ｌ，１３Ｌは互いに重なり、領域１２Ｋ，１３
Ｋも互いに重なり、これらは帯状分離層１４７．１４ｍ
，１４ｎの相互間を帯状に延びている。
Ｎ十層１２の各領域１２Ｌ，１２Ｋの主面１２ａには、
夫々互いに同じパターンを持ってＰ十形埋込層１５が形
成されてかり、このＰ形層１５ぱ主而１２ａからＮ十層
１２内の所定の深さに達している。
このＰ形層１５の平面パターンは第６図に点線で示され
ているが、このＰ形層１５ぽ３つの種類の互いに分離さ
れた島領域１５ａ，１５ｂ，１５ｃを含んでいる。
島領域１５ａＵ比較的大きな領域であり、島領域１５ｂ
ｔｌ５ｃｉｊ島領域１５ａの側部に設けた細長い短冊状
の領域である３各領域１ ２Ｌ ， １ ２Ｋについて
、Ｐ十形島領域１５ａ，１５ｂ，１５ｃを除く部分には
その曾まＮ十層として残されている。
Ｎ１層１３の各領域１３Ｌ，１３Ｋの主面１２ａ側には
、夫々Ｐ十形再拡散層１６とＮ十形再拡散層１７とが形
成されている。
Ｐ十形層１６は例えばＰ十形島領域１５ａ，１５ｂ１５
ｃからそのＰ形不純物がＮ一層１３へ再拡散して形成さ
れたもので、Ｐ十形島領域１５ａ，１ ５ ｂ ｔ １
５ ｃと同じ平面パターンを持っており、３種類の互
いに分離された領域１６ａ，ｉ６ｂ，１６ｃを含んでい
る。
Ｎ十層１７ぱＮ十層１２からそのＮ形不純物がＮ一層１
３へ再拡散して作られたもので、Ｎ二層１３の各領域１
３Ｌ，１３Ｋの夫々の主面１２ａ側にふ・いて、Ｐ十形
層１６を除く部分の全面に形或されている。
主面１２ａからのＰ十形層１６の深さｄ． Ｕ、主面１
２ａからのＮ十層１７の深さｄ２に比べて犬き＜、ｄｌ
＞ｂ２の関係になっている。
Ｎ一層１３の主ｍｌＯａ側には、５種類のＰ形層Ｐ，〜
Ｐ，が互いに分離して形或されている。
Ｐ形層Ｐ１Ｕ、Ｐ十形島領域１６ａ，１６ｂ及びそれら
の間のＮ十層１７の部分ど基体１０の厚さの方向に対向
して形或されており、Ｐ形層Ｐ２ぱＰ十形島領域１６ａ
，１６ｃ及びこれらの間のＮ十層１１の部分とに同様に
対向して形成されている。
？形層Ｐｉ，Ｐ２と領域１ ６ ａ ，１ ６ ｂ ，
１ ６ ｃとの対向間隔をＷｂａで示す。
Ｐ形層Ｐ３，Ｐ４，Ｐ，ぱ夫々Ｐ形島領域１ ６ ａ
，１ ６ ｂ ，１ ６ ｃとだけ対向し、Ｐ形層Ｐ３
ぱＰ十形島領域１６ａに、またＰ形層Ｐ，ＵＰ＋形島領
域１６ｂに、Ｐ形層Ｐ４ぱＰ十形島領域１６ｃに夫々達
している。
第６図にかいて、Ｐ十形島領域１５ａ，１６ａぱ、横方
向に相隣なる２つのメモリセルについて、その各メモリ
セルのＰ形領域ｐ．，ｐ２，ｐ３の下にそれらと対向し
て形或されている。
Ｐ十形島領域ｉ５ｂ，１５ｂｉ、同じく横方向に相隣な
る２つのメモリセルの各Ｐ形層ＰＩ，Ｐ，の下にそれら
と対向して形成され、Ｐ十形島領域１ ５ ｃ， １
６ｃぱその２つのメモリセルの各Ｐ形層Ｐ２，Ｐ４の下
にそれらと対向して形或されている。
Ｐ形層ｐ．，ｐ２内には、夫々Ｎ形層Ｎ２， Ｎ３が主
面１０ａに露出するように作られている。
Ｎ形層Ｎ２ぱＮ十形島領域１６ａ，ｌｆｔｂの間のＮ形
層１７の部分と基体１０の厚さの方向に対向する位置に
、筐たＮ形層Ｎ３ＵＰ＋形島領域１６ａ，１６ｃ間のＮ
形層１７の部分に対向する位置に夫夫作られている。
Ｐ形層Ｐ１〜Ｐ，ぱ、Ｎ形層Ｎ１〜Ｎ３とともに１つの
メモリセルについての第］〜第６のトランジスタＴ１〜
Ｔ６を形或する。
トランジスタＴ．ｕＮ形層Ｎ１をエミツタ、Ｐ形層Ｐ，
をベース、Ｎ形層Ｎ２をコレクタとする縦形トランジス
タ、トランジスタＴ２ｆｌＮ形層Ｎ．をエミツタ、Ｐ形
層Ｐ２をベース、Ｎ形層Ｎ３をコレクタとする縦形トラ
ンジスタである。
トランジスタＴ３はＰ形層Ｐ３ ，１６ａをエミツタ、
Ｎ形層Ｎｔをベース、Ｐ形層Ｐ１をコレクタとするトラ
ンジスタ、トランジスタＴ４ｆｌＰ形層Ｐ３，１６ａを
工ツタ、Ｎ形層Ｎ１をベース、Ｐ形層Ｐ２をコレクタと
するトランジスタ、トランジスタＴ５ぱＰ形層Ｐ５，１
６ｂ をエミツタ、Ｎ形層Ｎ１ をベース、Ｐ形層Ｐ
，をコレクタとするトランジスタ、トランジスタＴ６ぱ
Ｐ形層Ｐ４，１６ｃをエミツタ、Ｎ 形層Ｎ １をベー
ス、Ｐ形層Ｐ２をコレクタとするトランジスタである。
半導体基体１０の主面ば、図示しない絶縁膜で覆われ、
この絶縁膜上に配線が施される。
絶縁膜は、周知の酸化シリコン、窒化シリコン等で構或
さへ配線は、アルミニウム等の金属を用いて作られる。
配線は、２種類の内部配線２４ ，２５と、３種類の外
部配線２６，２７，２８を含んでかり、これらの各配線
は絶縁膜に形或したコンタクトホールを通じて半導体基
体１０の所定領域にオーミツク接触する。
内部配線２４ぱコンタクト点Ｃ１においてＮ形層Ｎ３
とコンタクトし、１たＮ形層Ｎ２の両側の一対のコン
タクト点Ｃ２１）Ｃ２２においてＰ形層Ｐ，とコンタク
トする。
内部配線２５ぱコンタクト点Ｃ３においてＮ形層Ｎ２ト
コンタクトし、咬た、Ｎ形層Ｎ３ の両側の一対のコン
タクト点Ｃ４１ ｔｃ４２Ｉ／ｃおいてＰ形層Ｐ２
とコンタクトする。
外部配線２６，２７，２８ぱ、縦列線と平行に延長され
てｉ− リ、外部配線２６は縦列線ｆ３ｔ，Ｂｎ上に配
置され、Ｐ形層Ｐ３にコンタクト点Ｃ，においてコンタ
クトしている。
外部配線２７，２８ぱ縦列線Ｂｋ，Ｂｍの両側に配置さ
れ、配ｉ％＄２７はＰ形層Ｐ，ＶＣコンタクト点Ｃ７に
釦いてコンタクトし、１た配線２８はコンタクト点Ｃ６
ＶｃおいてＰ形層Ｐ４にコンタクトしている。
外部配線２６は、Ｙアドレスラインを構成し、配線２７
．２８に読出し、書き込みのためのビットラインＢＯ，
ＢＩを構戊する。
Ｎ十形埋込層１２の領域１２Ｌ，１２Ｋは、Ｘアドレス
ラインとして使用することができる。
領域１２Ｌを横列線Ａ７，Ａｍ間の全セルのＸアドレス
ラインとし、領域１２ｋを横列線ＡｍｔＡｎ間の全セル
のアドレスラインとする。
このＮ十形層１２へのコンタクトは、第７図の右端に示
すように、主面１０ａからＮ十形層１７に達するように
Ｎ十層２９を形或し、主面１０ａにかいてこのＮ十層２
９にオーミツクコンタクトを設ければよい。
このＮ力畜２９ｔｒｓ．縦形トランジスタＴ １ｐ Ｔ
２のコレクタウオールにもなる。
Ｎ１層１３の各領域１３Ｌ，１３Ｍを直接Ｘアドレスラ
インとして使用することもでき、この場合には主面１０
ａ上［領域１ ３Ｌ ， １ ３Ｍに対するオーミツク
コンタクトを設ければよい。
１つのメモリセルについて見たとき、その電気回路は第
３図のものと全く同じになり、筐たその読出し、書込み
動作も既に説明したと同じに行なわれる。
この発明でぽ、特に各メモリセルのトランジスタＴ３〜
Ｔ，に大きな改良が行なわれている。
この発明のメモリセルにかいて、ＰＩ層が横万向、即？
基体１０の主面１０ａと平行な方向にかいてＰ３，Ｐ，
と対向するとともに、縦方向、即ち基体１０の厚さの方
向に釦いてＰ十形再拡散層１６ａ１６ｂと対向してかり
、またＰ２層が横方向にかいてＰ４，Ｐ６層と対向する
とともに、縦方向にかいてＰ十形再拡散層１６ａ，１６
ｃと対向していることに注意されるべきである。
Ｐ十層１６ａぱＰ３層と接合しており、このＰ３層とと
もにトランジスタＴ３，Ｔ４ に対するエミツタとして
作用し、Ｐ十形層１６ｂぱＰ，と接合され、このＰ，層
とともにトランジスタＴ，の工ツタとして作用し、また
Ｐ十層１６ｃぽＰ４層と接合され、このＰ４層とともに
トランジスタＴ６のエミツタとして作用するので、トラ
ンジスタＴ３〜Ｔ６の周波数特性並びに注入効率はＰ十
形層１ ６ ａ ＞ １ ６ ｂ ，１６ｃの付加によ
って大幅に向上する。
基体１０の厚さの方向に見た、Ｐ１，Ｐ２層とＰ十形層
１ ６ ａ ，１ ６ ｂ ，１ ６ ｃとの対向間隔
、即ちこれらの間のＮ１層の厚ｇＷｂａは、充分小さな
値に制御可能であり、Ｐ １ｔ Ｐ ２層とＰ３〜Ｐ６
層との横方向間隔、即ち先に第５図に関連して述べたベ
ース幅ｗｂに比べてより精度良く小さくすることができ
るので、トランジスタＴ３−Ｔ６の実効ベース幅を実質
的にベース幅ＷｂａＶｃよって決定することが可能であ
る。
横方向のベース幅ｗｂは、最小値Ｗｂｏについても１〜
２μｍに制御するのが限度であるが、縦万向のベース幅
Ｗｂａぱ、それを１μ以下にも充分精度良く制御するこ
とができる。
この縦方向のベース幅Ｗｂａは、Ｎ１層の厚さから、Ｐ
十形層１６の拡散深さｄ１及びＰ１，Ｐ２層の拡散深さ
Ｘｊを差引いた値になり、拡散深さｄ１，Ｘｊ を制
御することによって充分精度良く小さくすることができ
る。
この縦力向のベース幅Ｗｂａを高精度に充分小さくする
ことによって、トランジスタＴ３〜Ｔ６の周波数特性を
大幅に向上することが可能になる。
筐たトランジスタＴ３，Ｔ４とトランジスタＴ，，Ｔ，
ぱ、各縦列線のちょうど中間の縦中心線、Ｂｋ４ ，Ｂ
ｔｍ ，Ｂｍｎに関して実質的には対称形に作られてい
るので、これらのトランジスタの周波数特性の向上に伴
なう。
読出し、書込孕速度の上界に関して、ビットラインＢＩ
，ＢＯの何れから見ても、これらの速度を互いに等しく
して、これを向上することが可能である。
注入効率についても、Ｐ十形層１６ａ，１６ｂ，１６ｃ
の付加によって、トランジスタＴ３〜Ｔ６のエミツタ、
コレクタの対向面積を大幅に増大して、注入効率の大幅
な増大を計ることが可能である。
Ｐ形層１６ａ，１６ｂ，１６ｃとＰＩ，Ｐ２層との縦方
向の対向面積は、Ｐ１，Ｐ２層とＰ３〜Ｐ６との横方向
の対向面積の１０〜１０咋程度にすることば容易である
。
ここで、Ｐ十形層１５．１６からＮ十形層１２，１１へ
のキャリアの注入は、Ｐ形層１６からＮ１層へのキャリ
アの注入に比べて小さくすることが望１しいが、これぱ
Ｎ十形層１２．１７のＮ形不純物濃度をＮ１層１３のそ
れに比べて高くすることにより達成できる。
一般にＰＮ接合についてＰ及びＮ領域への少数キャリア
の注入は、次式で規定される。
ＮｎＰｎ 二ＮｐＰｐ ＝ Ｎｌ 但しＮｎ ，Ｎｐ ＶＩ Ｎ及びＰ領域に釦ける熱平衡
時の電子濃度、Ｐｎ，ＰｐぱＮ及びＰ領域における熱平
衡時の正孔濃度、Ｎｉｐ真性半導体にかける電子及び正
孔濃度である。
従ってＰ＋Ｎ接合とＰ＋Ｎ十接合とを考えてみると、Ｐ
十Ｎ接合にかけるＰ十領域からＮ領域への正孔の注入は
、ＰｆＮ十接合にかけるＰ十領域からＮ十領域への正孔
の注入に比べて大きくなるのである。
第８図は、第６図、第７図に示された半導体記憶装置の
製造工程を示す。
これは第７図に示された部分の製造手順を工程順に示し
たものである。
先ず同図ａｖｃ示すようにＰ形のシリコン基板１１の主
面１１ａ上にＮ十形層をエビタキシャル形或したものを
用意する。
基板１１の厚さ［２００〜３００μ、その比抵抗ＵＩＯ
〜４０，Ｏｃｍである。
Ｎ十形層１２の厚さは５〜１０μ、比抵抗は０．０１〜
０．１，ＱＣＷＩである。
Ｎ十形層１２ほシリコンにＮ形不純物としてリンを含有
させたものである。
次に第８図ｂに示すように、Ｎ十形層１２の主面１２ａ
上に例えば酸化シリコン膜からなる拡散マスク３１を被
着し、これに拡散孔３ １ ａ ｔ ３ １ ｂを写真
製版によって形或する。
この状態でＰ形不純物としてのボロンを拡散孔を介して
拡散し、Ｐ十形層１５ａ，１５ｂを形成する。
このＰ十形層１５ａ，１５ｂの拡散深さは２〜３μであ
り、その表面不純物濃度ぱＩ Ｘ １ ０１８Ｃｒｒｌ
’程度である。
Ｐ十形層１５ｃも層１５ａ，１５ｂと同時に形或される
。
その後拡散マスク３１を除去し、主面１２ａ上にＮ一形
層Ｎ１１３をエビタキシャル成長させる。
Ｎ形層Ｎ１の厚さＬ．ｒｆ．６μであり、その比抵抗Ｕ
０．５〜１βｍである。
このＮ形層Ｎ１の或長過程に釦いて、Ｐ十形層１５ａ，
１５ｂ及びＮ十形層．１２からＮ形層Ｎ１へ再拡散が起
り、Ｐ＋形層１ ６ ａ ｙ １ ６ ｂ及びＮ十形層
１７が形成される。
勿論Ｐ十形層１６ｃも同時に形成される。Ｐ十形層１
６ ａ ，１ ６ ｂの主面１２ａからの深さｄ１ぱ３
μであり、Ｎ十形層１７のその深さｄ２ぱ１μである。
ｄ．＞ ｄ２の関係になるのは、Ｐ形不純物ボロンの拡
散係数が、Ｎ形不純物リンのそれよりも大きいためであ
る。
ボロンがアンチモンに代っても同様の結果になる。
Ｎ十層１７に対するコンタクトを主面１０ａからとるた
めに、続いて第８図ｄに示すように、主面１０ａからＮ
＋層１７に達するように、Ｎ形不純物リンを拡散し、Ｎ
形層２９を形或する。
このＮ形層２９の拡散深さは７μ、その表面不純物濃度
ぱＩ Ｘ １ ０１９ｃｍ−である。
３２ぱこの拡散のために主面１０ａ上に被着された酸化
シリコン膜等の拡散マスクであり、３２ａはその拡散孔
である。
次に第８図ｅに示すように、主面１０ａからＰｓ ，Ｐ
５層を形成するために、Ｐ形不純物ボロンの拡散を行な
う。
このＰ３Ｐ，層の拡散深さは４μであり、その表面不純
物濃度ぱＩ Ｘ １ ｏ１９ｃＷＩ−３である。
Ｐ３，Ｐ５層ぱＮ十形層１ ６ ａ ，１ ６ ｂに接
合する。
Ｐ４，Ｐ６層の拡散も同時に行なわれる。
３３ぱこの拡散のために主面１０ａ上に被着された酸化
シリコン膜等の拡散マスクであり，３３ａ，３３ｂＵそ
の拡散孔である。
続いて第８図ｆに示すように、Ｐ１層を形成するために
主ｍ １ ０ ａからＰ形不純物ボロンの拡散を行なう
。
Ｐ１層の拡散深さは２μであり、その表面不純物濃度ぱ
Ｉ Ｘ Ｉ ＯＪ９ｃｍ ”である。
Ｐ１層とＰ十形層１ ６ ａ ，１ ６ ｂとの対向間
隔Ｗｂａは、この例では１μとなる。
Ｐ２層もＰ１層と同時に形或される。
次に第８図ｇに示すように、Ｎ２層を形成するために、
主面１０ａからリンを拡散する。
Ｎ２層の拡散深さは１．５μであり、その表而不純物濃
度Ｖｌ Ｉ Ｘ １ ０””ｃｍ−３である。
Ｎ３層もこのＮ２層と同時に形成される。３４ぱＰ１，
Ｐ２層の拡散マスク、３４ａはその拡散孔、３５ぱＮ２
，Ｎ３層の拡散マスク、３５ａはその拡散孔である。
？の後、主面１０ａ上の絶縁膜の上にアルニウムを蒸着
し、これを選択エッチングして配線２４〜２８を形成す
る。
この配線は、絶縁膜の孔を通して基体１０の所定部分に
オーミツク接触する。
第９図はこの発明による半導体記憶装置の他の実施例の
要部を示す断面図であり、第７図と同じ部分の断面図で
ある。
この実施例は、Ｎ十形層１２とＮ−７’１層１３との間
にボロンを含むＰ十層４１が付加されてかり、このＰ十
層４１からの再拡散によってＰ十形内部層１ ６ ａ
＞ １ ６ｂ ，１６ｃが形或されている。
Ｐ十層４１には、Ｎ十形内部層１７を形或するために、
Ｎ十領域４２が層４１を貫通するように形成されている
。
Ｎ十領域４２ぱＮ形不純物としてリンを含む領域である
。
ここで上記各実施例において、トランジスタＴ３，Ｔ４
ぱアドレス付けを行なうトランジスタであるが、これば
場合によっては省略することも可能であり、Ｙアドレス
ラインからの電流を直接内部配線２４．２５へ供給する
ようにすることもできる。
筐た上記各実施例において、Ｎ形とＰ形とを互いに入れ
換えた形にすることも可能である。
以上のようにこの発明装置は、フリツプフロツプに関す
る読出しと書込みを行なう一対のトランジスタについて
、これらのトランジスタを基体の厚さの方向に対向する
第２，第６領域、第３，第７領域を含んで構或したので
、これらのトランジスタの周波数特性、注入を大幅に向
上し、高性能の記憶装置を実現できる。
【図面の簡単な説明】
第１図は従来装置の平面図、第２図はそのｍ −■線に
よる断面図、第３図はメモリセルの接続図、第４図ａ，
ｂぱ動作説明用断面図、第５図は特性説明用の傾斜図、
第６図はこの発明装置の一実施例を示す平面図、第７図
はその■−■線による断面図、第８図ａ ” ｇは製造
工程を示す断面図、第９図はこの発明の他の実施例の要
部断面図である。 図中Ｎ１ぱ第１領域、Ｐ１は第２領域、Ｐ２ぱ第３領域
、Ｎ２は第４領域、Ｎ３ぱ第５領域、１６ｂは第６領域
、１６ｃぱ第７領域、Ｔ１ぽ第１のトランジスタ、Ｔ２
ぱ第２のトランジスタ、Ｔ，Ｈ第３のトランジスタ、Ｔ
， Ｕ第４のトランジスタである。 なか図中同一符号は同一筐たぱ相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基体の一主面に露出する一導電形の第１領域
    、上記一生面に露出して形或され夫々上記第１領域に接
    合する他の導電形の第２，第３領域、上記一主面に露出
    して形成され上記第２領域に接合する一導電形の第４領
    域、上記一主面に露出して形成され上記第３領域に接合
    する一導電形の第５領域、上記半導体基体の厚の方向に
    対して上記第１領域を上記第２領域とではさむ部分を有
    する他の導電形の第６領域、上記半導体基体の厚さの方
    向に対して上記第１領域を上記第３領域とではさむ部分
    を有する他の導電形の第７領域を備え、上記第１，第２
    ，第４領域を含んで構或した第１のトランジスタと、上
    記第１，第３，第５領域を含んで構或した第２のトラン
    ジスタとによって７リップフロツプを形或し、上記第１
    ，第２，第６領域を含んで構或した第３のトランジスタ
    と、上記第１，第３，第６領域を含んで構或した第４の
    ト？ンジスタを経て上記フリツプフロツプに関する読出
    し、書込みを行なうようにした半導体記憶装置。
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