JPH023241A - ラテラル トランジスタを有する集積回路 - Google Patents

ラテラル トランジスタを有する集積回路

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JPH023241A
JPH023241A JP63328069A JP32806988A JPH023241A JP H023241 A JPH023241 A JP H023241A JP 63328069 A JP63328069 A JP 63328069A JP 32806988 A JP32806988 A JP 32806988A JP H023241 A JPH023241 A JP H023241A
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D64/231Emitter or collector electrodes for bipolar transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、第1導電型のエミッタおよびコレクタ領域を
有し、これら両頭域は第1導電型とは反対の第2導電型
の領域の表面より互いに側方に離隔して延在する如く配
設されているラテラル トランジスタを有し、エミッタ
およびコレクタ領域の間に位置する第2導電型の側方表
面はトランジスタのベースを形成し、エミッタとコレク
タへの電気的接続を有しており、これら電気的接続のお
のおのは、絶縁層の窓を通じてエミッタ領域およびコレ
クタ領域に電気接触を形成する少なくとも1つの領域を
有しており、該エミッタ領域の深度とドーピング レベ
ルとはこの領域に垂直に注入される小数電荷キャリアの
拡散長がこの領域の厚さに等しいかまたはそれより大な
る如くし、また前記エミッタ領域の表面とエミッタ領域
への電気接続の表面との比が少なくとも20に等しいよ
うにした集積回路に関するものである。
従来技術 この種回路は、ヨーロッパ特許出願第228−748号
”Procede de fabrication d
’ un transistorlateral in
tegre et circuit integre 
lecomprenant”  (ラテラル トランジ
スタを有する集積回路の製造方法)に記載されている。
この種ラテラル トランジスタは、それ以前に製造され
たラテラル トランジスタに比して増幅率が約1.4倍
に改良されている。
従って電流増幅率が約IOのラテラル トランジスタが
既に製造されている。
しかしながらこの種ラテラル トランジスタの致命的な
欠陥は、約50ないし100のオーダである垂直(バー
チカル)トランジスタの増幅率に比較すると依然として
増幅率が遥かに低いことである。
発明の課題 本発明の目的は、電流増幅率が垂直構造トランジスタの
それに近づいた、例えば約40のオーダのラテラル ト
ランジスタを有する集積回路を得るにあるみ 本発明の構想は、ラテラル トランジスタのエミッタの
幾何学的構成を金塩支配してきた対称の原理を破棄した
ことによって得られたものである。
本発明では、エミッタ、ベース接合より短距離にエミッ
タ接点を設ける。これはラテラル インジェクション効
率を改善すると考えられる。本出願人は、エミッタ ベ
ース接合のかなりの部分が少なくとも1つの優勢方向で
はエミッタ接点より大なる距離に位置する幾何学的構造
によって、驚くべきことに極めて高い電流増幅率が得ら
れることを証明したのである。
本発明集積回路は、エミッタ領域は、第1のいわゆる長
手方向において延びる少なくとも1つのブランチを有し
、このブランチの前記長手方向の最大寸法とこれを横切
る方向の最大の幅の寸法との比を少なくとも5に等しく
したことを特徴とする。
本発明の有利な実施例では、エミッタを菱形とする。
最大の電流を許容する実施例では、エミッタ領域に、長
手方向で互いに接合する例えば菱形の少なくとも1つの
ストリップを設け、さらに複数のボンドパッドを設ける
さらに本発明の好適例では、エミッタ領域に第1、第2
長手方向と称される方向に2つのブランチを設ける。最
大許容電流を増加させるため、エミッタ領域には少なく
とも前記第1および第2長手方向を有する少なくとも2
つのス) IJツブを設け、これら各ス) IJツブに
複数のボンドパッドを設ける。エミッタ領域に少なくと
も4つのかかる領域を設ける場合、ス) IJツブ間の
スペースに少なくとも1つのコレクタ アイランドを設
けることができる。
以下図面により本発明を説明する。
実施例 第1八図ないし第1C図に示す如く本発明によるラテラ
ル トランジスタは細長い形状のエミッタ領域7を有し
ており、図示の例では頭を切った菱形形状のエミッタ領
域7をもち、その中心に薄い酸化物層11の開口8を設
け、この個所にエミッタ接点接続部を設ける。高度ドー
プ層2でこれらを互いに電気的に接続する。アイランド
3はほぼ正方形とし、埋入層2に迄延びている深い酸化
物領域14で分離されている。アイランド4もほぼ正方
形とし、その3つの側を埋入層2に迄延びている深い酸
化領域12によって仕切られ、かつ第4の側面を深い酸
化物領域14によって区切られている。
この集積回路は、例えばp型溝電型の基板1を有し、そ
の一部の領域上に反対導電型(すなわちこの例ではn゛
型)の埋入高度ドープ層2を設ける。基板1は反対導電
型(この例ではp型)のエピタキシャル層を設け、図示
の例で4および3で示す局部的アイランド(島)を設け
、これらアイランド4および3はラテラル トランジス
タ用と、ベース接点用アイランドとし、アイランド3の
アイランド4に隣接していない3つの側面は深い酸化物
領域12によって境界付けられ、この領域12は2つの
アイランド3および4の集合体の境界も形成する。
アイランド4はp型のエミッタおよびコレクタを形成す
る領域7および6を有する。コレクタ領域6の外側は深
く設けた酸化物層12および14で境界される。ベース
領域5は、領域6と7の間にあるアイランド4のn型領
域で構成される。
開口8は正方形断面のものを示し、その対角線はエミッ
タ7を構成する菱形の軸に沿って配置しである。第1B
図およびIC図に示すボンドパッド8′はエミッタ接点
接続を構成する。開口8の側面は大きさし、とするとき
、その対角線2シ、は値し1F を有する。
L2が菱形形状の長い方の対角線の半分の値とし、L4
” LSが菱形の他方の対角線の半分の値とする。
またL3を菱形の辺の長さとし、LSを菱形の頭を切断
した部分の長さの半分とすると次式が成立つ。
L4 + LS = Ls ” Lt   −(1)お
よび し3”  =  12’+  Lt”       −
−−(2)エミッタ領域7は深さhを有し、またそのド
ーピングレベルはその領域に垂直に注入される微小電荷
キャリアの拡散長がこの領域の厚さに等しいかそれより
大なるようにする。
Jlはベース5内への微小電荷キャiyアの横方向(ラ
テラル)注入電流密度とし、J、がエミッタ接触領域(
8)の下側の微小電荷キャリアの垂直注入電流密度とし
、J、がエミッタ領域7を覆う酸化物層11の部分の下
側の微小電荷キャリアの垂直注入密度とする。
本出願人は非常によい近似でラテラル トランジスタの
電流増幅率βが次式で表さ れることを発見した。
Ll+ L4.LSの値が固定されている場合、例えば
、本発明方法で許容される最大値に固定されており、L
2の値を変化させるとすると、この増幅率βの曲線が得
られ、その曲線は第3図に示す如くとなる。
すなわちこの図に見られるように増幅率βはL2の値と
共に増加し、L2が無限大となる点でβ8の最大泣が生
ずる。
したがって、次式が成立する。
8M = L6 + これは h = 270μm J。
Ll :3 μm L、=2  μm し、 = 2 μm に対してであり、 すなわち、この場合、次の如くなる。
J、 IJI このような幾何学的構造とすると、エミッタ接触表面と
エミッタ領域表面の比が増加すると共に増幅率は一定に
増加する。このような結果が得られることは2つの理由
で驚くべきことである。その一方の理由は増幅率が上述
のフランス特許出願85−19479に開示されている
事項と異なり、最大値を通過して行かない特殊な場合を
示していることであり、一方においては増幅率β8の値
が上述のフランス特許において得られるものよりも数倍
高いものであるあることである。
従来の文書の開示事項によると次式の如くであった。
これはJ、 /J、=35.並びにり、に対する値が前
の如くであるものであり、またJ、/Jo* も前と同
じ値である場合で、すなわちこの場合β。PL=7.8
となる。
これら2つの場合、すなわちβ8およびβ。、tで与え
られる最大増幅率をそれぞれ比較すると、本発明による
最大増幅率β、は、比Jl/JOによって定まることが
わかる。
これを換言すると、本発明によるラテラル トランジス
タの増幅率は酸化物下側へのインジェクションによって
生ずるラテラル インジェクションのみによって実際的
に定まり、この酸化物の下側へのインジェクション自体
はエミッタ接点領域の下側のインジェクションによって
定まる。特に有利な方向におけるエミッタを長い形とす
ることによって、この酸化物下側のインジェクションの
減少を完全に利用することができる。なお、これは従来
は一般的に不所望の現象とされていたものである。
第2A図〜第2C図において、エミッタ7は複数個のス
トリップ7を有し、これらの各ストリップは開口8を通
じて複数個の接点を形成するエミッタ接点条片を有して
いる。導電条片によってボンドパッドを互いに接続し、
これらのストリップ(条片)自体は同じく互いに接続し
である。他の素子、すなわち基板1、埋設層2、アイラ
ンド3および4は第1A〜IC図において説明したと同
じ番号を付して示しである。
特にエミッタ領域のストリップ7を連続的にして設け、
ベース領域条片5によってコレクタ領域ストリップ6を
分離する場合、このス) IJツブ構造は特に大きなも
のとなる(第2B図、すなわち第2A図の線CCの断面
図参照)。
ベース領域ストリップの端部においてコレクタ領域スト
リップを部分6′によって互いに連結する。
2LAを2つの開口80間の距離とし、HAを開口8の
縁部と対応のエミッタのス) IJツブ7の縁部の隔離
距離とし、LBを開口8の半分の長さとし、且つ最後に
HBを開口8の横幅の半分の大きさとする。
この場合電流増幅率βは次式の如く書き表わせる。
この場合、HA、)18およびし、の値を、例えば本方
法で許容される最小値に固定し、LAの値を変化させる
と、この変化によって得られる増幅率βの曲線は第3図
に示す如くとなる。この場合増幅率βはLAの値と共に
増加し、し2が無限大となる時に最大値B14に達する
。ここで注意すべきことは曲線β(L2)とβ(LA)
とは互いに重畳してはならないことである。第3図はこ
れらの曲線の変化の傾向のみを示すものである。
同様にして、H8の値も両方のケースに対し厳格なもの
でない。
これにより次式が与えられる。
■え=2μおよびL = 1 μに対してはβ。=90
となる。
実際上、第1A−IC図の場合はエミッタの長さによっ
て生ずるエミッタ抵抗により電流増幅率が制限され、第
2A〜20図の場合はエミッタ接点領域の分離によって
この電流増幅率が制限される。
実際上、これら両者の場合においてエミッタ抵抗は最大
許容電流を減少させ、電流増幅率はある一定電流レベル
より降下し始める。このため、第1の実施例では菱形の
長さ、また第2の実施例ではエミッタ接点間の分離を許
容可能なエミッタ抵抗に対し高い増幅率を生ずるような
ものに選定すべきである。複数個の平行ストリップを有
するような構造はトランジスタの最大電流を増倍させる
したがってこのような構造は単一のストリップを有する
構造よりも一般に良好な結果が得られるので特に興味が
あるものである。また、これに反し、単一のエミッタス
) IJツブを有している構造は極めて低い電流あるい
は低い電流値で動作する点で有利であり、これはトラン
ジスタの電流増幅率のみが重要な場合に適している。
実際上より大なる増幅率の値を得られる幾つかの例を以
下に説明する。上に説明した増幅率の計算式は極めて簡
単化した論理的モデルを示すものである。
第1実施例: エミッタを頭部を切断した菱形形状とし、J、/Jo。
Lll L4 、 L6を上述の例と同じとし、さらに
J、4/JO=35 とするとき L2 =10 μmに対しては一一一β=26 となり
、t、2=20μmに対しては一一一β=43 となる
増幅率を改良した高い値とする場合には、次の条件が必
要である。
L2≧5 (L4 + Ls) 第2実施例: エミッタが1個または数個のストリップを有しており、
HAおよびH6は上述と同じ値であり、ム/JO= 3
5 LB = 25μmのとき、 し、=10 μmのときは一一一 β−27,5LA=
20 μmのときは一一−β−40 となる。
第4図は本発明の他の変形例を示すものであり、この例
ではエミッタは2つの頭部切断した菱形形状を互いに接
合した構造を有している。
第5A図および5B図は本発明のさらに他の変形を示す
もので、これらの例ではエミッタは2つのストリップを
有し、これらの各ストリップは頭部を切断した菱形形状
を互いに接合したものであって、図示の場合は1つのス
トリップ当たり3個の菱形形状を接合したものである。
これら2つの変形例は直線状ストリップと同じ幅に対し
増幅率は僅か改良される。
第6図はエミッタが2つのブランチ15および16を有
し、これらはいわゆる2つの長手方向に配置されたもの
であり、その交差点にエミッタ接点24を設けたもので
ある。図示の2つのブランチ15および16は同じ中心
を有する2つの菱形形状を互いに直角に配置したものと
同じである。エミッタの周辺はベース領域5によって包
囲され、またこれはコレクタ領域6によって包囲され、
ここにエミッタ接点接続領域19を設ける。上述の例と
同様に深さの深い酸化物層14がアイランド3を分離し
、これをベース接点接続として作用させる。
2個(またはそれ以上)のブランチを有する構造は全体
の体積を制限することができ、さらにエミッタ抵抗を減
少させることができ、かつ大電流の電流増幅率の高い値
を維持することができる。
いくつかの方向に向いたこれらのような配置は電流を増
加させる2つまたは2つ以上の方向に配列したチエツク
パターンとするに適しており、したがって電力を増加さ
せ得るとう利点を有している。
第7図に示す実施例は、第6図に示した2つのブランチ
を有している。エレメント構造を各ブランチの端部で互
いに集合させてストリップを2つの長さ方向に延ばして
配置したものである。これらのストリップが少なくとも
4個存在する場合には、これらストリップ間のスペース
内の少なくとも1個のコレクタアイランドを配置するこ
とができる。第7図には6個のストリップと4個のアイ
ランドを示しである。各アイランドはコレクタ接点19
を有する。
【図面の簡単な説明】
第1A〜IC図は本発明の1実施例を示す平面図および
第1A図のAA線およびBB線に沿って見た断面図、 第2A図および第2B図は本発明による、より有利な実
施例を示す平面図および線CCに沿って見た断面図であ
り、 第2C図は第2A図の部分的拡大図、 第3図は本発明装置の増幅率の変化を示す曲線図、 第4図は本発明の他の実施例を示す平面図、第5A図お
よび5B図は本発明の好適実施例を示す平面図およびD
D線上断面図、 第6図および第7図は本発明の2つの好適実施例を示す
平面図である。 2・・・高ドープ層(埋入層) 3・・・アイランド(島) 5・・・ベース領域 6・・・コレクタ領域 7・・・エミッタ領域 8・・・開口 12、14・・・酸化領域

Claims (1)

  1. 【特許請求の範囲】 1、第1導電型のエミッタおよびコレクタ領域を有し、
    これら両領域は第1導電型とは反対の第2導電型の領域
    の表面より互いに側方に離隔して延在する如く配設され
    ているラテラルトランジスタを有し、エミッタおよびコ
    レクタ領域の間に位置する第2導電型の側方表面はトラ
    ンジスタのベースを形成し、エミッタとコレクタへの電
    気的接続を有しており、これら電気的接続のおのおのは
    、絶縁層の窓を通じてエミッタ領域およびコレクタ領域
    に電気接触を形成する少なくとも1つの領域を有してお
    り、該エミッタ領域の深度とドーピングレベルとはこの
    領域に垂直に注入される小数電荷キャリアの拡散長がこ
    の領域の厚さに等しいかまたはそれより大なる如くし、
    また前記エミッタ領域の表面とエミッタ領域への電気接
    続の表面との比が少なくとも20に等しいようにした集
    積回路において、 エミッタ領域(7)は、第1のいわゆる長手方向におい
    て延びる少なくとも1つのブランチを有し、このブラン
    チの前記長手方向の最大寸法とこれを横切る方向の最大
    の幅の寸法との比を少なくとも5に等しくしたことを特
    徴とするラテラルトランジスタを有する集積回路。 2、エミッタ領域(7)を菱形形状とした請求項1記載
    の集積回路。 3、エミッタ領域(7)に少なくとも1つのストリップ
    状部を設け、エミッタ領域用の電気接続部は複数個のボ
    ンドパッドを有する如くした請求項1または2記載の集
    積回路。 4、少なくとも1つのストリップを菱形形状とし、これ
    らを長さ方向で組合せる請求項2または3記載の集積回
    路。 5、ストリップの各菱形形状部にボンドパッドを設ける
    請求項4記載の集積回路。 6、エミッタ領域(7)が少なくとも2つのブランチ(
    15、16)を有し、これらを第1および第2の長手方
    向に延在せしめる請求項1記載の集積回路。 7、エミッタ領域(7)が少なくとも2つのストリップ
    を有し、これらを第1および第2の長手方向に延在せし
    め、これら各ストリップは複数個のエミッタボンドパッ
    ドを有する如くした請求項6記載の集積回路。 8、エミッタ領域(7)が4個のストリップを有し、ス
    トリップ間のスペースに少なくとも1つのコレクタアイ
    ランドを設けた請求項7記載の集積回路。
JP63328069A 1987-12-30 1988-12-27 ラテラル トランジスタを有する集積回路 Expired - Lifetime JPH0793313B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8718388 1987-12-30
FR8718388A FR2625611B1 (fr) 1987-12-30 1987-12-30 Circuit integre presentant un transistor lateral

Publications (2)

Publication Number Publication Date
JPH023241A true JPH023241A (ja) 1990-01-08
JPH0793313B2 JPH0793313B2 (ja) 1995-10-09

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JP63328069A Expired - Lifetime JPH0793313B2 (ja) 1987-12-30 1988-12-27 ラテラル トランジスタを有する集積回路

Country Status (6)

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US (1) US4951108A (ja)
EP (1) EP0322962B1 (ja)
JP (1) JPH0793313B2 (ja)
KR (1) KR0134778B1 (ja)
DE (1) DE3888148T2 (ja)
FR (1) FR2625611B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6243112A (ja) * 1985-08-20 1987-02-25 株式会社三英社製作所 限流素子ユニツト
DE102014000786B4 (de) 2013-01-29 2021-11-25 Fanuc Corp. Motorsteuervorrichtung, die eine elektrische Speichervorrichtung und eine Widerstandsentladevorrichtung umfasst

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2661556A1 (fr) * 1990-04-27 1991-10-31 Philips Composants Circuit integre presentant un transistor lateral multi-collecteurs.
EP0570864A3 (en) * 1992-05-22 1994-07-06 Siemens Ag Monolithically integrated pnp transistor structure
US5485033A (en) * 1993-04-07 1996-01-16 U.S. Philips Corporation Lateral transistor having a particular emitter structure
FR2703831A1 (fr) * 1993-04-07 1994-10-14 Philips Composants Dispositif semiconducteur comprenant un transistor latéral.
JPH0964053A (ja) * 1995-08-18 1997-03-07 Mitsubishi Electric Corp ラテラル型トランジスタ
US5786622A (en) * 1997-05-16 1998-07-28 Tritech Microelectronics International Ltd. Bipolar transistor with a ring emitter
TW483171B (en) * 2000-03-16 2002-04-11 Trw Inc Ultra high speed heterojunction bipolar transistor having a cantilevered base.
US8115280B2 (en) * 2005-10-31 2012-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Four-terminal gate-controlled LVBJTs
US8324713B2 (en) * 2005-10-31 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Profile design for lateral-vertical bipolar junction transistor
DE102010001788A1 (de) 2010-02-10 2011-08-11 Forschungsverbund Berlin e.V., 12489 Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit
CN102315256B (zh) * 2010-07-08 2014-05-14 旺宏电子股份有限公司 双极接面晶体管装置
US8319315B2 (en) * 2010-07-30 2012-11-27 Macronix International Co., Ltd. Bipolar junction transistor devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3443173A (en) * 1966-05-17 1969-05-06 Sprague Electric Co Narrow emitter lateral transistor
US4231059A (en) * 1978-11-01 1980-10-28 Westinghouse Electric Corp. Technique for controlling emitter ballast resistance
JPS56162864A (en) * 1980-05-19 1981-12-15 Hitachi Ltd Semiconductor device
US4654687A (en) * 1985-03-28 1987-03-31 Francois Hebert High frequency bipolar transistor structures
FR2592525B1 (fr) * 1985-12-31 1988-02-12 Radiotechnique Compelec Procede de fabrication d'un transistor lateral integre et circuit integre le comprenant

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6243112A (ja) * 1985-08-20 1987-02-25 株式会社三英社製作所 限流素子ユニツト
DE102014000786B4 (de) 2013-01-29 2021-11-25 Fanuc Corp. Motorsteuervorrichtung, die eine elektrische Speichervorrichtung und eine Widerstandsentladevorrichtung umfasst

Also Published As

Publication number Publication date
DE3888148T2 (de) 1994-09-01
FR2625611B1 (fr) 1990-05-04
DE3888148D1 (de) 1994-04-07
US4951108A (en) 1990-08-21
FR2625611A1 (fr) 1989-07-07
KR0134778B1 (en) 1998-04-20
JPH0793313B2 (ja) 1995-10-09
EP0322962B1 (fr) 1994-03-02
EP0322962A1 (fr) 1989-07-05
KR890011101A (ko) 1989-08-12

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