JPS5837933A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置、特にマスタースライス方
式による大規模集積回路装置の改良に関する。

半導体集積回路装置の製法の一つとして、マスタースラ
イス方式が知られている。マスタースライス方式とは、
一つの半導体基板中に各種用途に共通な回路素子の集合
体を予め大量に形成しておき、その後用途に応じて配線
マスクを変え回路素子相互を所望の電気回路動作を呈す
る如く接続して集積回路装置を得る方式で、配線マスク
を変更するのみで各種用途に応じた集積回路装置力ｉ得
られ、開発期間及び製造期間の短縮並びに製造コストの
低減が図れるという利点を有する。この利点は装置の集
積度が高くなればなる程顕著になり、従ってマスタース
ライス方式は、大規模集積回路装置（以下ＬＳＩと称す
）を多品種少量生産する場合に適している。

従来のマスタースライス方式を採用したＴ、　Ｓ　Ｉ（
以下マスタースライスＬＳＩと称す）は、第１図に示す
ように、一方の主面側に複数個の回路素子よシなる基本
セル１１を多数個一方向に配列して構成した基本セル列
１２を、列間に一定の幅を有する配線領域１３を介して
複数個並設した半導体基板１を準備しておき、用途に応
じて基本セルを所望数接続して論理ブロックを構成し、
論理ブロック間を必要に応じて接続することにより１個
のＬ　Ｓ　Ｉ　ｆ構成している。２は基本セル相互及び
論理ブロック相互を接続する配線である。この配線２は
半導体基板１の一方の主面上の配線領域Ｉ３に対応する
個所に基本セル列と略平行に形成されたアルミニウムの
第１配線層２１と、その上方［６って第１配線層２１と
直交するように形成されたアルミニウムの第２配線層２
２とを選択的に接続して構成される。

このようなマスタースライスＬＳＩの課題の１つは、で
きるだけ少ない配線によって所望の機能を有するＬＳＩ
全実現することである。配線を少なくすれば、単に配線
領域を狭くでき高集積化が図れるだけでなく、配線に余
裕がなくて基本セルを有効に利用することができなくな
るという事態を解消して、基本セルを有効に利用して高
集積化が図れるのである。

配線を少なくする方法としては、マスタースライス方式
でＬＳＩ＝ｉ設計する場合に生じる未使用の基本セル或
いは回路素子上を配線領域として利用することが考えら
れる。しかしながら、未読用の基本セル或いは回路素子
上に配線を形成すると種々の不都合が生じ好ましくない
。これを第２図により説明する。第２図は未使用の回路
素子であるＰチャネルトランジスタ上に配線を形成した
場合の一例で、１は半導体基板、１１１ｓ及び１１１Ｄ
は半導体基板に形成されノース領域及びドレイン領域、
１１１Ｇはソース領域とドレイ／領域間のチャネルが形
成される部分の半導体基板ｌ上にＳｉ□、、膜３１全介
して形成されポリシリコンのゲート電極、３２はソース
領域及びドレイン領域を形成する際に形成された５ｉｏ
２膜、３３はソース領域、ドレイン領域、ゲート電極及
びＳｉ□、膜上に形成した燐ガラスの如き絶縁層。

２１は絶縁層３３上に形成されたアルミニウムの第１配
線層、３４は第１配線層２１上に形成した有機材料或い
は無機材料から成る絶縁層、２２は絶縁層３４上に形成
したアルミニウムの第２配線層、２３は絶縁層３４に形
成したスルーボール３４１を介して第１配線層と第２配
線層とを接続するコンタクト部分である。

図から明らかなように、未使用の回路素子部分は他の部
分より絶縁層が薄いこと及び凹凸が激しいことから、こ
の部分ヲ配線領域として利用すると次のような欠点があ
る。

（１）　　配線層と半導体基板との距離が小さいため。

両者間の寄生容量が増大し、ＬＳＩの動作速度が低下す
る。

Ｑ）傾斜面にコンタクト用のスルーボールを設けると、
図からもわかるようにスルーホール開口付近で配線層が
薄くなったシ、場合によっては断線のおそれがある。

（３）配線層を単に通過させる場合でも、凹凸のために
配線層が薄くなったり断線のおそれがある。

これらの欠点のため、未使用の回路素子部分上及びその
周辺は配線領域として利用できず、配線のレイアウトル
ールに制限が増えることになる。

この結果、基本セル列間の配線領域を広くしたり、基本
セル内の未使用の回路素子が増加したりして集積度が低
下することになる。また、ＬＳＩの設計は電算機が使用
されておシ、配線のレイアウトルールに制限が増加する
と、プログラムが複雑となり演算に時間を要するという
不都合が生じる。

一方、マスタースライスＬＳＩの基本セル内の回路素子
及び基本セル列間の配線領域全有効に利用するために、
配線領域内に予め所望の回路素子全所望数形成しておき
、必要に応じて論理回路のｖ４成に利用するという思想
がある。この場合には未使用の回路素子が配線領域に相
当数存在することになり、前述の欠点の他に配線領域が
配線のために使用できなくなるという不都合がある。

本発明の目的は、上記の欠点？除去して配線レイアウト
の自由度金高め、集積度の向上全図ったマスタースライ
スＬＳＩに適した半導体巣償回路装置を提供することに
ある。

かかる目的を達成する本発明半導体集積回路装置の特徴
とするところは、未使用の回路素子衣面全充填材により
平坦化した点にある。本発明の特徴を具体的に言えば、
マスタースライスＬＳＩの第１金属配線層を形成する表
面の未使用回路素子に対応する個所全充填材により平坦
化した点にある。充填材としては、電気的絶縁物であれ
ば有機材料、無機材料を問わず使用できるが、現時点で
は作業性の点から有機材料が好ましい。

以下、本発明を実施例として示した図面により詳細に説
明する。

第３図は未使用の回路素子であるＰチャネルトランジス
タ上音本発明に従って平坦化した場合の実施例で、第２
図と同一部分は同一符号を付してるる。４１は絶縁層３
３上のＰチャネルトランジスタに対応する個所に存在す
る凹部に充填され。

その表面は平坦化され絶縁層３３の平坦部分の表面と略
同−レベルとなるように形成された充填材である。この
充填材４１のため、第１配線層２１は絶縁ノー３３及び
充填材４１の上に形成される。

かかる構成の本発明半導体集積回路装置によれば次のよ
うな利点がある。

（１）充填材の形成により、未使用の回路素子付近にお
ける半導体基板と第１配線層との距４を他の個所と同等
にできるため、寄生容量が小さくなり、未使用の回路素
子上に配線を設けても動作速度の低下は生じなくなる。

２０００ゲートのマスタースライスＬＳＩで確認したと
ころ、従来構造において未使用回路素子上に配線を設け
ると、未使用回路素子上に配線を設けない場合に比較し
て動作速度は１／１．８と約半分くらいに低下するが、
本発明の構成にすると低下は生じなかった。

（２ン　　第１配線層２１が絶縁層３３及び充填材４１
によって平坦化された面に形成されるため、第１配線層
２１が部分的に薄くなったり、ｆＩｊＴ線したシするお
それがなくなる。

（３）第１配線層２１が平坦面に形成されると、その上
に形成される絶縁層３４及び第２配線層２２を略平坦面
に形成されるため、第１配線層２１と第２配線層２２と
をスルーホール３４１で接続した場合スルーホール３４
１の開口付近で第２配線層２２が薄くなったり、断線し
たりするおそれがなくなる。

（４）　　上記（１）、　（２）及び（３）の理由から
配線のレイアウトルール上の制限条件が大幅に低減され
、未使用回路素子上も配線領域として使用できるため、
集積度の向−ヒが図れる。これを２０００ゲートのマス
タースライスＬＳＩで確認したところ、基本セル列間の
みを配線領域とする場合に比較して半導体基板の面積を
７５％に低減できることがわかった。

（５）また、配線のレイアウトルール上の制限条件が大
幅に低減されると、電算機による設計が容易となる。

次に、本発明の効果の１つである集積度向上を図面を用
いて説明する。

第４図は基本セル１１を並設して形成される基本セル列
１２内に未使用の回路素子１５が存在する場合に、従来
法による配線（ａ）と本発明による配線（ｂ）とを比較
して示したものである。太い実線は第１配線層２１を、
太い破線は第２配線層２２をそれぞれ示す。従来法では
、未使用の回路素子１５上では第１配線層が通過するこ
と及び第１配線層と第２配線層との接続はできない。こ
のため（ａ）のように第１配線層と第２配線層との接続
は、基本セル列間の配線領域１３で行なわねばならない
。配線領域にも配線（チャネル）数に限度があり、例え
ば図のように４チヤネルであれば隣の配線領域を使わな
いと第１配線層と第２配線層とを接続できなくなる。隣
の配線領域に余裕がない場合には、配線領域を広く設計
しなければ２ｔらない。

これに対し、本発明を適用すれば、未使用の回路素子上
を第１配線層が、也過することは勿論第１配線層と第２
配線層との接続も可能である。従って、（ｂ）に示すよ
うに配線領域を広くしたり或いは隣の配線領域を便用す
ることなく所望の配線ができる。

第５図Ｑま基本セル列１２間の配線領域１３に形成した
回路素子１３１が未使用である場合に、従来法による配
線（ａ）と本発明による悶己線（ｂ）とを比較して示し
たものでおる。従来法による場合は１回路素子１３１が
未使用であるとき、回路素子の中央部では第１配線層と
第２配線層との接続は可ｌ止であるが１周辺部ではでき
ない。そこで、第１配線層を（ａ）に示すように折り曲
げて接続の可能な位置まで移動しなければならない。従
って、配線領域を広くして配線数を増加することになる
。

これに対し１本発明によれば回路素子１３１上のどの個
所においても第１配線層と第２配線層との接続ができる
。従って、第１配線層を折り曲げる必要がなくなり、使
用する配線数が少なくてすむことになる。

以上のように本発明によれば配線領域内の配線数を低減
することができるため、前述のように東積度の向上を図
ることができるのである。

次に、本発明半導体集積回路装置の製法を第６図により
説明する。

まず１通常の方法例えば拡散法によって、複数個の回路
素子よりなる基本セルを多数個一方向に配列して構成し
た基本セル列を、列間に一定の幅を有する配線領域を介
して複数個並設したマスク−と呼ばれる半導体基板１を
準備し、半導体基板の基本セルが露出する側の長面を被
覆している絶縁層３３の、使用される回路素子である左
側のＰチャネルトランジスタのソース及びドレイン頑域
に対応する個所を除去して、ソース及びドレイン領域を
露出する（２す。次に、半４体基板１の絶縁層３３を形
成した側全面に例えばａ磯材料からなる充填材４１を塗
布する（ｂ）。この塗布方法としては凹部を充填してそ
の表面を略平面する必ばかあることから、スピンナー塗
布が好ましい。充填材４１は未使用の回路素子に対応す
る部分を残して他を例えばエンチングによシ除去する（
Ｃ）。これによって、未使用の回路素子上が平坦化され
る。しかる後、第１配線層２１．絶縁層３４及び第２配
線層２２を順次形成して、所望のマスタースライスＬＳ
丁を痔る（ｄ）。

以上は本発明を代表的な実施例を用いて説明したが、本
発明はこれに限定されることなく本発明の思想の範囲内
で種々の変形が可能である。

【図面の簡単な説明】

′ｉｌ　２　図 第　３　図 第４　図 （ｂ） 第　５　図 ４Ｌノ

Claims (1)

1. 【特許請求の範囲】 １、一方の主面側に多数個の回路素子を並設した半導体
   基板と、半導体基板の一方の主面を被覆する第１の絶縁
   層と、第１の絶縁層の回路構成に使用されない回路素子
   に対応する個所に形成されている四部に充填して第１の
   絶縁層表面を平坦化する絶縁物から成る充填材と、第１
   の絶縁層及び充填材上に形成された第１配線層と、第１
   配線層上に形成された第２の絶縁層と、第２の絶縁層上
   に形成され第１配線層と共に回路素子を所望の回路構成
   に接続する第２配線層とを具備することを特徴とする半
   導体集積回路装置。 ２、特許請求の範囲第１項において、充填材が有機材料
   であることを特徴とする半導体集積回路装置。