JPS5837951A - 多層半導体素子の製造方法 - Google Patents
多層半導体素子の製造方法Info
- Publication number
- JPS5837951A JPS5837951A JP56135422A JP13542281A JPS5837951A JP S5837951 A JPS5837951 A JP S5837951A JP 56135422 A JP56135422 A JP 56135422A JP 13542281 A JP13542281 A JP 13542281A JP S5837951 A JPS5837951 A JP S5837951A
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- JP
- Japan
- Prior art keywords
- single crystal
- film
- semiconductor
- layer
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
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- Recrystallisation Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層半導体素子の製造方法に係わシ特に異な
る層の素子間の配線技術に関する。
る層の素子間の配線技術に関する。
周知の様に、半導体基板上に形成する半導体装置、特に
集積回路素子においては、酸化、拡散、イオン注入、Ｏ
ＶＤ、写真蝕刻等の会知の技術を用いて、基板上に二次
元的に素子を配列させるものであった。そのため従来の
技術を用いて半導体装置を高集積化、高速化する事には
限界がある。
集積回路素子においては、酸化、拡散、イオン注入、Ｏ
ＶＤ、写真蝕刻等の会知の技術を用いて、基板上に二次
元的に素子を配列させるものであった。そのため従来の
技術を用いて半導体装置を高集積化、高速化する事には
限界がある。
この限界を打破する方法として素子を多層に積み重ねる
、所謂三次元集積回路が提案されており、それを実現さ
せるための基板材料として絶縁膜上の多結晶シリコンま
たは非晶質シリコン層を、レーザー光や電子ビーム等の
エネルギービーム照射によシ、粗大結晶粒化または単結
晶化し、それを積層するものが有望視されて−る。
、所謂三次元集積回路が提案されており、それを実現さ
せるための基板材料として絶縁膜上の多結晶シリコンま
たは非晶質シリコン層を、レーザー光や電子ビーム等の
エネルギービーム照射によシ、粗大結晶粒化または単結
晶化し、それを積層するものが有望視されて−る。
多層半導体素子に用いる基板材料の製造方法として現在
迄に提案されている方法は次の３つに大別できる。
迄に提案されている方法は次の３つに大別できる。
１、 Ｓ ＯＩ （５ｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕ
ｌａｔｏｒ ）シリコン基板上にＳ ｔＯ，中８ｉ−Ｎ
膜等の絶縁膜を堆積させ、その上に多結晶または非晶質
のシリコン膜を堆積場せ、これに連続ビームのレーザー
光または電子ビーＡＶｔ照射して、粗大結晶粒のシリコ
ン層を形成する。この方法では厘径約１１００Ｊ程の結
晶粒の形成が可能であるが集積回路素子を形成した時に
、その中の幾つかの素子が結晶粒界を跨いでしまい、そ
の素子の電気的特性が他の大部分の素子に比べて劣って
しまい、全体の集積回路の性能が大幅に低下してしまう
欠点がある。
ｌａｔｏｒ ）シリコン基板上にＳ ｔＯ，中８ｉ−Ｎ
膜等の絶縁膜を堆積させ、その上に多結晶または非晶質
のシリコン膜を堆積場せ、これに連続ビームのレーザー
光または電子ビーＡＶｔ照射して、粗大結晶粒のシリコ
ン層を形成する。この方法では厘径約１１００Ｊ程の結
晶粒の形成が可能であるが集積回路素子を形成した時に
、その中の幾つかの素子が結晶粒界を跨いでしまい、そ
の素子の電気的特性が他の大部分の素子に比べて劣って
しまい、全体の集積回路の性能が大幅に低下してしまう
欠点がある。
２、 グラフオエピタキシー
８１０、や８１−Ｎ等の絶縁膜の表面に微細な溝を設け
、その上に多結晶または非晶質シリコン膜を堆積させ、
これにＳＯＩの場合と同様にエネルギービーム照射して
粗大結晶化する。この場合、ＳＯＩの場合よシも、結晶
の径が大きくなるが、やはり結晶粒界が存在し、実用上
、ＳＯＩの場合と同様な欠点を持つ。
、その上に多結晶または非晶質シリコン膜を堆積させ、
これにＳＯＩの場合と同様にエネルギービーム照射して
粗大結晶化する。この場合、ＳＯＩの場合よシも、結晶
の径が大きくなるが、やはり結晶粒界が存在し、実用上
、ＳＯＩの場合と同様な欠点を持つ。
３、 ＬＥＳＳ（Ｌａｔｅｒａｌ Ｅｐｉｔａｘｙ
ｂｙ ５ｅｅｄｅｄ ５ｉｌｉｃｏｎ）第１図に示す様
にシリコン基板（１）上の絶縁膜（２）の一部を開孔し
、その上に多結晶または非晶質シリコン膜を堆積し、連
続ビームのレーザー光または電子Ｍｔ″照射して、上記
開孔部で下地単結晶シリコン基板との接触部を種結晶と
じてそこから横方向に結晶成長させる。この場合、開孔
部から、最大的１００−ｍ程度、単結晶領域（３）が伸
びて行く。この方法の特徴は、単結晶領域を希望する場
所に作シ得る事にあり半導体素子を必らず単結晶領域の
上に形成できる事である。
ｂｙ ５ｅｅｄｅｄ ５ｉｌｉｃｏｎ）第１図に示す様
にシリコン基板（１）上の絶縁膜（２）の一部を開孔し
、その上に多結晶または非晶質シリコン膜を堆積し、連
続ビームのレーザー光または電子Ｍｔ″照射して、上記
開孔部で下地単結晶シリコン基板との接触部を種結晶と
じてそこから横方向に結晶成長させる。この場合、開孔
部から、最大的１００−ｍ程度、単結晶領域（３）が伸
びて行く。この方法の特徴は、単結晶領域を希望する場
所に作シ得る事にあり半導体素子を必らず単結晶領域の
上に形成できる事である。
従って、上記３つの方法の中で最も有望と考えられるの
は３．０ＬＥＳＳである。この方法の欠点は種結晶に用
いた開孔部を基板面内に沢山作る必要がおり、その部分
には凹みの存在等によい素子を形成する事ができないの
で、集積度を高める上で障害となる事である。
は３．０ＬＥＳＳである。この方法の欠点は種結晶に用
いた開孔部を基板面内に沢山作る必要がおり、その部分
には凹みの存在等によい素子を形成する事ができないの
で、集積度を高める上で障害となる事である。
また、多層構造集積回路を製作する場合、互いに異なる
結晶層に形成した、素子間の配線技術の確立が重要な問
題である。特に高集積度とするため素子と素子の間隔を
小さくすると、急峻な段差が生ずる事は回避し難く、配
線の段切れの生ずる間組がある。
結晶層に形成した、素子間の配線技術の確立が重要な問
題である。特に高集積度とするため素子と素子の間隔を
小さくすると、急峻な段差が生ずる事は回避し難く、配
線の段切れの生ずる間組がある。
本発明は、この様な点に鑑みてなされたものでＬＥＳＳ
法を用いて、多層半導体素子を製造する場合に種結晶部
を上、下層の間の配線として積極的に活用する事により
高集積度の多層半導体素子の製造方法を提供するもので
ある。
法を用いて、多層半導体素子を製造する場合に種結晶部
を上、下層の間の配線として積極的に活用する事により
高集積度の多層半導体素子の製造方法を提供するもので
ある。
以下、本発明の実施例を、図面を用いながら説明する。
第２図は２層構造の半導体素子の断面図である。まずシ
リコン基板（１）の上に通常の工程により１層目のＭＯ
８素子（Ｔ１）を形成する。この素子ではゲート酸化膜
（６）の厚さは７００ Ｘであり、ゲート電極にはＡｓ
添加した多結晶シリコンを用いた。
リコン基板（１）の上に通常の工程により１層目のＭＯ
８素子（Ｔ１）を形成する。この素子ではゲート酸化膜
（６）の厚さは７００ Ｘであり、ゲート電極にはＡｓ
添加した多結晶シリコンを用いた。
ソース、ドレイン（５）はＡｓイオノ注入により形成し
た。フィールド酸化膜（２）はＯＶＤ法により形成し、
その厚さは７，０００ Ｋである。
た。フィールド酸化膜（２）はＯＶＤ法により形成し、
その厚さは７，０００ Ｋである。
次に２層目の素子を形成する工種全説明する。
多結晶シリコン膜（３）を減圧ＯＶＤ法により堆積させ
、その厚さは４，０ＯＯＸである。第１層のＭＯ８素子
のゲート電極直上部の多結晶シリコン膜は写真蝕刻法に
より除去する。次に電子ビーム照射により多結晶シリコ
ン膜（３）を下地７リコン基板と接触している、ソース
、ドレイン部（５）ヲ糧結晶として横方向に単結晶成長
させた。電子ビーム照射条件は加速電圧１０ＫＶ、ビー
ム電流２ｍＡ、ビーム径８０μｍ１ビーム走査速度４０
（！Ｉｔ／Ｓであった。この単結晶層に第２層のＭＯ８
素子（Ｔ２）を形成する。
、その厚さは４，０ＯＯＸである。第１層のＭＯ８素子
のゲート電極直上部の多結晶シリコン膜は写真蝕刻法に
より除去する。次に電子ビーム照射により多結晶シリコ
ン膜（３）を下地７リコン基板と接触している、ソース
、ドレイン部（５）ヲ糧結晶として横方向に単結晶成長
させた。電子ビーム照射条件は加速電圧１０ＫＶ、ビー
ム電流２ｍＡ、ビーム径８０μｍ１ビーム走査速度４０
（！Ｉｔ／Ｓであった。この単結晶層に第２層のＭＯ８
素子（Ｔ２）を形成する。
一層目の素子製作工程と異なる点は、第２層素子のドレ
インと第１層素子のソースとを配線するため、単結晶層
（９）にＡｓを高濃度イオン注入した事でおる。イオン
注入は加速エネルギー３５０ ＫｅＶ 、ドースＩ Ｘ
ＩＱ”ｃｍ−”で行なった０本実施例では層間絶縁膜
としてＳｉＯ鵞を用いたが、Ｓｔ −Ｎ 、 Ａｌｔ０
３等でも良い。特に成長する結晶を大きくする目的では
５ｉ−Ｎが良い。しかし８に−Ｎ単層で〃いＭを堆積さ
せるとＭ歪が積大するのでＳ ｉ −Ｎ ／ Ｓ ｉ
Ｏ２２層構造とするのが最良でおる。また本実施例では
結晶成長に電子ビーム照射を用いたが、レーザー光、イ
オンビーム等でも良い。また半導体膜の堆積方法もＯＶ
Ｄの他に真空蒸着法、スパッタリング、イオンビームデ
ポジション法等を用いても良い０ 本発明は実施例に説明した工程を繰シ返し実行する事Ｖ
Ｃより何層の素子でも形成する事ができ、第３図には３
層集積回路の断面図を掲げた。
インと第１層素子のソースとを配線するため、単結晶層
（９）にＡｓを高濃度イオン注入した事でおる。イオン
注入は加速エネルギー３５０ ＫｅＶ 、ドースＩ Ｘ
ＩＱ”ｃｍ−”で行なった０本実施例では層間絶縁膜
としてＳｉＯ鵞を用いたが、Ｓｔ −Ｎ 、 Ａｌｔ０
３等でも良い。特に成長する結晶を大きくする目的では
５ｉ−Ｎが良い。しかし８に−Ｎ単層で〃いＭを堆積さ
せるとＭ歪が積大するのでＳ ｉ −Ｎ ／ Ｓ ｉ
Ｏ２２層構造とするのが最良でおる。また本実施例では
結晶成長に電子ビーム照射を用いたが、レーザー光、イ
オンビーム等でも良い。また半導体膜の堆積方法もＯＶ
Ｄの他に真空蒸着法、スパッタリング、イオンビームデ
ポジション法等を用いても良い０ 本発明は実施例に説明した工程を繰シ返し実行する事Ｖ
Ｃより何層の素子でも形成する事ができ、第３図には３
層集積回路の断面図を掲げた。
又、基体に形成する半導体素子はｎ層目の単結晶半導体
膜に形成しても良い。即ち基体はその際ｎ層目に形成さ
れた半導体膜である。
膜に形成しても良い。即ち基体はその際ｎ層目に形成さ
れた半導体膜である。
第１図はエネルギービーム照射による単結晶膜の形成過
程を説明する為の断面図、第２図は２層構造半導体素子
の断面図、第３図は３層構造半導体素子の断面図である
。 図に於いて、 １：シリコン基板 ２ Ｈ２’ 、２ ’ ：絶縁膜 ３．３’：単結晶シリコン膜 ４：エネルギービーム ５：ソース、ドレイン ６：ゲート酸化膜 ７：ゲート電極 ８：種結晶部 ９：配線層 Ｔ１〜Ｔ７：λ１０Ｓトランジスタ。 ｌ 第２図 ＴｆＳ
程を説明する為の断面図、第２図は２層構造半導体素子
の断面図、第３図は３層構造半導体素子の断面図である
。 図に於いて、 １：シリコン基板 ２ Ｈ２’ 、２ ’ ：絶縁膜 ３．３’：単結晶シリコン膜 ４：エネルギービーム ５：ソース、ドレイン ６：ゲート酸化膜 ７：ゲート電極 ８：種結晶部 ９：配線層 Ｔ１〜Ｔ７：λ１０Ｓトランジスタ。 ｌ 第２図 ＴｆＳ
Claims (1)
- 単結晶半導体基体、その上の部分的に開口された絶縁層
、更にその上に堆積した多結晶或は非晶質シリコン膜を
有する構造にエネルギービーム照射させて、当該多結晶
或は非晶質シリコンＭを下地半導体基板と直接接触して
いる、上記開口部より単結晶成長せしめる工程と、該単
結晶膜に半導体素子を形成し、上記開口部付近の下地基
板と該単結晶膜とを連絡している結晶膜を用いて下地基
板上に形成した半導体素子と、上層の半導体単結晶膜上
に形成した半導体素子とを・１気的に撃ぐ配線を形成す
る工程とを備えた事を特徴とする多層半導体素子の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135422A JPS5837951A (ja) | 1981-08-31 | 1981-08-31 | 多層半導体素子の製造方法 |
| EP82107859A EP0073487B1 (en) | 1981-08-31 | 1982-08-26 | Method for manufacturing three-dimensional semiconductor device |
| DE8282107859T DE3278799D1 (en) | 1981-08-31 | 1982-08-26 | Method for manufacturing three-dimensional semiconductor device |
| US06/412,241 US4498226A (en) | 1981-08-31 | 1982-08-27 | Method for manufacturing three-dimensional semiconductor device by sequential beam epitaxy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135422A JPS5837951A (ja) | 1981-08-31 | 1981-08-31 | 多層半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837951A true JPS5837951A (ja) | 1983-03-05 |
Family
ID=15151356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135422A Pending JPS5837951A (ja) | 1981-08-31 | 1981-08-31 | 多層半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220960A (ja) * | 1984-01-24 | 1985-11-05 | テキサス インスツルメンツ インコ−ポレイテツド | Ｃｍｏｓ集積回路装置 |
| JP2008218468A (ja) * | 2007-02-28 | 2008-09-18 | Univ Of Ryukyus | ３次元集積回路装置及びその製造方法 |
-
1981
- 1981-08-31 JP JP56135422A patent/JPS5837951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220960A (ja) * | 1984-01-24 | 1985-11-05 | テキサス インスツルメンツ インコ−ポレイテツド | Ｃｍｏｓ集積回路装置 |
| JP2008218468A (ja) * | 2007-02-28 | 2008-09-18 | Univ Of Ryukyus | ３次元集積回路装置及びその製造方法 |
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