JPS60220960A - Ｃｍｏｓ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、０ＭＯ３装置に関する。

〈従来技術及びその問題点〉 ０ＭＯ３技術の分野においてラッチアップの発生は常に
かかえる問題点であり、０ＭＯ８装置の寸法が小さくな
れば小さくなるほどこの問題は、さらに重大な問題とな
る。寄生バイポーラ装置即ち、回路の一部を構成する為
に意図的に作られたものではなく、製造する上で構成上
実際にやむをえずできてしまうバイポーラ装置の動作に
起因して、このようなラッチアップ現象が起こる。例え
ば、Ｎウェル内に０ＭＯ８を作る技術では、Ｎ＋ソース
／ドレイン領域とＰ＋ソース／ドレイン領域は間にＮ型
ウェルとＰ型基板とを介し、分離されて形成される。こ
のＮＰＮＰデバイスは、サイリスクと考えることができ
、集積回路の設置１上、適当と思われるように装置を構
成する空間を小さくすると、このＮＰＮＰ装置は実際に
は、すぐに達するようなレベルの注入電流で始動してし
まう。

従って隣接するＮ＋領領域Ｐ＋領域との間に大きな電位
差がある時にはいつも、寄生サイリスタがオンになり、
入電流が通過するようになる。この電流によって論理条
件が一定の状態で動かなくなったりまたＣＭＯ３装置自
体が破壊されてしまう。

このような現象はラッチアップとして知られる。

従来技術では、この寄生サイリスタの利得を小さくした
り、サイリスタをオンにしてしまう程度の注入電流がサ
イリスタに与えられることがないようにする方法が考え
られた。しかしながら、本発明は、新規な方法でラッチ
アップを防止する。

〈問題を解決する為の手段及びその作用〉本発明では、
ＮチャンネルデバイスとＰチャンネルデバイスを両方と
も基板内に作るね（）ではないので、寄生サイリスタが
できることはない。

即ち本発明では、一方の導電型のデバイス（好ましくは
ＰＭＯＳデバイス）をバルク効果デバイスとしてではな
く、ＳＯ■（シリコン−オン−絶縁物）デバイスとして
製造する。このことは、即ち、ＮＭＯＳデバイスとＰＭ
ＯＳデバイスとが一般に同一基板を共用することがない
ということである。故に、Ｐ＋領域と、Ｎ＋領領域が隣
接づる所には、ダイオードかできるが、サイリスク構造
を生じさせるような電流が発生ずることはなくなる。

特に、後述する好ましい実施例では、バルク（半導体基
板）にウェルを注入する必要がない。

故に、導電部としてＰ＋領域及びＮ＋領領域使用するこ
とが可能になり、Ｐ＋領域とＮ＋領領域の接触部には、
Ｐ＋領域からＮ＋領領域の接合でできるダイオードに橋
を渡す小さな金属材料で作る没入したコンタクトのみを
必要とする。サイリスクの動作が防止され、ＰＭＯＳデ
バイスとＮＭＯＳデバイスとをより接近させて配置する
ことができるようになる為、全体としての集積密度があ
がる。

従って本発明によって、モノリシック半導体基板を有し
、この半導体基板内に複数のＮチャンネル絶縁ゲート型
電界効果トランジスタ（ＩＧＦＥＴ）が形成され、上記
基板−Ｌｏに複数のＰチャンネルシリコン−オン−絶縁
物絶縁ゲート型電界効果トランジスタ（Ｓｏｌ　１．Ｇ
　ＦＥＴ）が形成され、所定の回路機能を実現するよう
に上記ＮチＡ７ンネルトランジスタとＰチャンネル１−
ランジスタとを相互に接続する手段を有するＣＭＯ３集
積回路が提供される。

〈実施例〉 好ましい実施例をまず最初に訂細に説明し、その変形例
を次に説明する。

第１図を参照すると好ましい実施例であるＣＭＯＳデバ
イスが図示される。まず単結晶シリコン基板１０が提供
される。基板のドーピングについては、重要な点ではな
いが以下で？Ｊ２明しておく。

第１にモート領域１２は、好ましくは、従来技術のＬＯ
ＧＯ３工程によって提供される。例えば、薄い酸化物層
は、圧力除去の為に成長させられ、窒化物層がデポジッ
トされ、パターン形成され（第２ａ図）、（例えば、や
や低いエネルギーを用い、４×１０１２／Ｃｍ２の濃度
で）チャンネルストップイオン注入が行われる。さらに
第１のフィールド酸化物１４が成長される（第２ｂ図）
。第１のフィールド酸化物の厚みは広範囲に変更可能で
、例えば１／　から１．１ミクロンまでの厚みで成長さ
せることができる。

ドーピングが行われていないポリ層を含む第１のポリシ
リコン層が次にデポジットされる（第２ｄ図）。好まし
い実施例では、約１／２ミクロンのポリシリコン層をデ
ポジットする゛。このポリシリコン層は、当分野で既知
の化学気相成長法によってデポジットされる。

このポリシリコン層１６は、基板１０と接触するととも
にフィールド酸化物１４上に登りその上をのびているこ
とを明記されたい。この為、第１のフィールド酸化物１
４は、ポリ層が基板１０上からフィールド酸化物層１４
上へとなめらかに移（ｊＴＪるように、ＬＯＧＯＳプロ
ゼスで形成されることが望ましい。窒化物のマスク層は
、好ましくは１４０ナノｍの厚みのものを用いるが変更
可能である（第２ａ図、第２ｂ図）。

次に、このポリシリコン層１６には、アニールが行われ
、デバイスとしての品質のシリコンを作りだす。本実施
例では、好ましくは、以下のＪ：うな条件でアニール処
理が１行われるが当分野で既知の種々の他の値の条件を
用いることができる。本実流例では、約８０ミクロンの
スポラ１〜サイズにわたり全出力が約１Ｑｉｎである、
走査アルゴンイオンレーザ−を用い、１０ｃｍ／秒の速
度で走査する。選択的にアモルファスシリコンをデボジ
ツ１〜した後に、固相エピタキシーアニール（例えば６
００℃のアニール）処理を行い、再結晶させてもよい。

次に、第２のフィールド絶縁物１８がＰＭＯＳデバイス
を他のデバイスから絶縁１′る為に成長させられる。こ
の第２のフィールド酸化物層１８も、再度、好ましくは
、ＬＯＣＯＳプロセスによって成長される。しかしなが
ら、ポリシリコン層１６は、焼失されてこの第２のフィ
ールド酸化物１８としての酸化物層となるので、わずか
な厚みのスｊ（リシリコン層１６であれば、第２のフィ
ールド酸化物層のみが成長して適度の厚み、例えば１．
１ミクロンまで成長する。

次に、好ましくは、マスク層をつけて、注入が行われ、
ＰＭＯＳデバイスのチャンネル領１２０のドーピングが
行われる。この注入工程は、例えば、５×１０１１／Ｃ
ｍ２の濃度でリンを添加する。

さらに、好ましくは包括的な注入が行われ、ＮＭＯ８及
びＰＭＯ３両方のデバイスの１ａ１ｍ電圧を調整する。

この注入工程は、典型的には、２〜３×１０１１／Ｃｍ
２の濃度でボ［１ンが添加される。

次に、ゲート酸化物２２がＮＭＯ３及びＰＭＯ８両方の
デバイスをおおって成長される。

本発明の好ましい実施例では、このゲート酸化物２２は
、５００オングストロームの厚さまで成長される。この
厚さは、当然ながら、当業者の周知の種々の厚さに変更
可能である。Ｉｆましくは、周知の通り、不要な部分の
酸化物も成長Ｊるがグー１〜酸化物を成長させる前に■
ツブングで除去される。

次に、第２のポリ層２４がデｊｌｃジットされ、ドーピ
ングを行った後で、パターン形成し、ＮＭＯ８及びＰＭ
ＯＳデバイスのグー１〜を提供する。この第２のポリシ
リコン層２４は、例えば１／２ミクロンの厚みを持ち、
良好Ｉ電率を’ｆ−するようにｐｏｃｚ　ドーピングさ
れＣいる。残りのプロセスは、本質的には、従来と同様
である。

即ち、（２つのマスクを用いて別々の注入ににっ−Ｃ又
は、１つのマスクを用いるソース／ドレインカウンタド
ーピングによって）ソース／ドレイン領域のイオン注入
が行われる。「）ｓＧのＪ、うな中間層の絶縁物層がデ
ポジットされ、好ましくは表面を平坦にならず、コンタ
クトの為にもう１つのマスク層が用いられ、さらに次の
マスクが金Ｒ層の為に用いられ、さらに次のマスク層が
（ＰＯＲとも呼ばれる）オーバーコート層のために用い
られる。

前述のプロセスの流れは、第１の接触部を形成する為の
プロセスではないが接触部を形成した【プれば余分のマ
スクを加えるだけでこのような接触部を持つ構成にする
ことができる。

本発明の好ましい実施例では、酸化物層上にＰＭＯＳデ
バイスを配置し、バルク（基板）内にＮＭＯＳデバイス
を配置する。このようにするのは、酸化物との界面でト
ラップされた電荷Ｑｓｓの影響のためである。このトラ
ップされた電荷Ｑｓｓの影響とは、ＮＭＯＳデバイスが
Ｓｏｌデバイスとして基板上に直に形成された場合、こ
れらのデバイス内でバックインターフェイスリーケージ
（即ち、界面でトラップされた電荷による、逆電流の漏
れ発生）の問題がおこることをいう。しかしながらトラ
ップされる電荷の量を減らずことができれば、酸化物層
上にＮＭＯＳデバイスを、バルク（基板）内にＰＭＯＳ
デバイスを作ることができ、また、ＮＭＯＳデバイスも
ＰＭＯＳデバイスも両方とも絶縁物層上に形成される混
合形式の構成で装置を作ることもできるＪ、うになる。

このような構成は、埠時点では好ましい実施例とはいえ
ないが、本発明の実施例としてここに示づ。

基板上にドーピングが行われていないポリシリコン層を
デポジットし、所望の不純物濃度のチャンネルを作るよ
うにドーピングを行うプロセスの特徴は、基板へのドー
ピングがあまり手習でないことに注意してほしい。即ち
、基板のドーピングは、本質的にはまずゲッタリングの
ことを考慮して選択することができるということである
。しかし、基板の不純物濃度があまりに高い場合には、
基板内の不純物がアニール処理工程中にポリシリコン層
内へ移動することもある。

本発明の好ましい実施例では、ポリシリコンのアニール
処理工程の間に横方向の種結晶成長が行なわれることに
注意されたい。即ち、シリコンは酸化シリコンよりずっ
と熱伝導性がｊ：いので、第１のポリシリコン層１６の
うち、基板１ｏと直に接する部分は、層１６の残り部分
より先に冷え固体化する。周知のように、ポリシリコン
層のこの部分は、エビタキャル層として結晶化しやすく
、即ち、塞板１０内のシリコンの結晶格子の面方位とこ
の部分のシリコンの結晶格子の面方位が一致して結晶化
する。この層１６のエピタキシャル結晶部分は、層の残
り部分に対する水平方位の種結晶として動くので、単結
晶シリコン領域は、フィールド酸化物１４上に達するま
で成長Ｊる。このことは、ＰＭＯＳデバイスのチャンネ
ル領域２゜が、デバイスに適した品質に形成されるとい
うことである（尚完成した装置は第２ｃ図に示す。）。

水平方位の種結晶発達によつＣ無制限な距離にわたり、
単結晶材料層を成長させるものではないので、能動ＰＭ
ＯＳチャンネル２０とそこから最も近いモート領域１２
の端部との距離の最大距離に設計上の規制を課すること
が望ましいことに気をつけてほしい。しかしながら、モ
ート領域１２から離れた大型粒子の多結晶アニールシリ
コンの領域は、例えば容量素子の電極として使用覆るこ
とも可能である。

〈効　果〉 以上の構成は、まったく新規な構成のＣＭＯＳデバイス
であり、従来問題となった合体す−イリスタの動作によ
る障害はまつＩζく克」１１される。従って、わずかな
プロセスの変更で、誤動作が低減し、集積密度を著しく
向上可能なＣＭＯＳデバイス構成を提供することができ
る。

以上の説明は、特に、好ましい実施例との関連で説明し
てきたが、これに限定する意図ではなく、従って本発明
の技術的範囲は特許請求の範囲のみから限定されるもの
であり、当業老に自明な変更改変はこれに含まれるもの
と考える。

【図面の簡単な説明】

第１図は、本発明のＳｏｌ　ＣＭＯＳデバイスの一実施
例を示す図である。 第２ａ図乃至第２ｅ図は、第１図の実施例であるＣＭＯ
Ｓデバイスを製造する連続工程を示す図であり、これら
のうち、第２ａ図は窒化物層のデポジットおよびパター
ン化工程を、第２ｂ図はむき出しシリコンの部分的酸化
工程を、第２Ｃ図は窒化層を除去した後の残った構造を
、第２ｄ図は横方向の秤結晶の発達以前におけるＰ型基
板上のエビ層及ＴｊＳＩ０２上め多結晶の構造を、第２
ｅ図はＮ”　／Ｐ＋ダイＡ−ビード置プだＡＡキャップ
を用いたＣＭＯＳインバータの連結を示す図である。 １０　単一結晶シリコン基板 １２　モート領域 １４　第１のフィールド酸化物 １６　第１のポリシリコン層 １８　第２のフィールド酸化物 ２０　ＰＭＯＳチャンネル領域 ２２　ゲート酸化物 ２４　第２のポリシリコン層 代理人　浅　村　皓 手続補正書（方式） 昭和／ρ年ｇ−月Δ′：２−日 特許庁長官殿 １、事件の表示 昭和ｌ）ｏ年特許願第１ｔ）　７ｔ）ぎ−号２、発明の
名称 Ｃｌ−１０，，９茶捜Ｎ絡鍍置 ３、補正をする者 事件との関係　特許出願人 住　所 氏　名　テキサス　インスンルメンツ　インコーポレイ
テッド（名　称） ４、代理人 ５、補正命令の日イ」 昭和〆０年４月３ｏ日 ６　補正により増加する発明の数 ７、補正の対象 図面

Claims (7)

【特許請求の範囲】
1. （１）　モノリシック半導体基板と、 上記基板内に形成された複数のＮヂＡ７ンネル絶縁ゲー
   ト電界効果トランジスタと、 上記基板上に形成された複数の１〕チＡ７ンネルシリ］
   ンーオンー絶縁物−絶縁グー１〜電界効果１〜ランジス
   タと、 上記Ｎチャンネル１〜ランジスタと１つチャンネルトラ
   ンジスタを相互接続し、所定の回路機能を提供する手段
   と、 を有す全ＣＭＯ３集積回路。
2. （２）　モノリシック半導体基板と、 全てが上記基板内の絶縁グー１〜電界効果１−ランジス
   タより成るバルク効果デバイスとして形成される複数の
   Ｎチャンネルデバイスと、 上記基板の部分的上部に位置する絶縁物層と、上記絶縁
   物層の上にシリコン−オン−絶縁物−絶縁ゲート電界効
   果トランジスタとして形成される複数のＰチャンネルデ
   バイスと、 上記ＮチャンネルトランジスタとＰチャンネルトランジ
   スタとを相互接続し、所定の回路構成を提供する手段と
   、 を有するＣＭＯ３集積回路。
3. （３）モノリシックシリコン基板と 所定位置でモート領域として上記基板を露出させる第１
   のパターン形成された絶縁物層と、夫々が上記基板の上
   記モート領域内に形成されるソース、ドレイン及びチャ
   ンネル領域を含むとともに夫々が薄いゲート絶縁物層に
   よって上記基板と分離されるゲートを含む複数の第１導
   電型１〜ランジスタと、 夫々が絶縁物層によって上記基板から分離されるチャン
   ネル領域を含み、更に夫々が絶縁グー１〜をも含んでい
   る第２導電型絶縁ゲートトランジスタと、 上記第１導電型トランジスタと上記第２導電型トランジ
   スタを相互接続し、所望のＣＭＯ３回路機能を形成する
   手段と、 を有する０ＭＯ８装置。
4. （４）　上記装置が第２のフィールド絶縁層を有し、上
   記第２のフィールド絶縁層は、上記第２導電型トランジ
   スタのうち、物理的に隣接するトランジスタの間を電気
   的に分離づ゛るように位置される特許請求の範囲第３項
   の装置。
5. （５）　上記第２導電型トランジスタデヤンネル領域が
   、上記第１の絶縁物層の上から、［開基板の露出された
   部分の上まで連続して広がるアニール処理されたシリコ
   ン領域内に夫々形成される特許請求の範囲第３項の装置
   。
6. （６）　上記第２導電型トランジスタが、夫々、高濃度
   にドーピングされた第２導電型ソース領域と高濃度にド
   ーピングされｌζ第２導電型ドレイン領域とを有し、 更に、上記０ＭＯ３装置は、複数の没入されたコンタク
   トを有し、上記コンタク１〜では、単一の金属コンタク
   ト領域が部分的にシリコンの高濃度にドーピングされた
   第１導電型領域と高濃度にドーピングされた第２導電型
   領域の両方に接触する特許請求の範囲第３項の装置。
7. （７）　上記第１導電型がＮ型であり、上記第２導電型
   がＰ型である特許請求の範囲第３項の装置。