JPS5840417Y2 - デ−タ処理装置におけるクロック回路 - Google Patents

Description

【考案の詳細な説明】 本考案はクロック周期の後縁付近の時点において、その
クロック周期をさらに延長するか否かを定められるよう
にして、常時は短かい周期で、必要時のみ長い周期でク
ロックパルスを発するようにしたクロック回路に関する
。

以下本考案を、訂正可能な誤りが発生したとき、出力ク
ロックの周期を延長できるようになったデータ処理装置
におけるクロック回路に関して説明する。

例えばデータ処理装置の記憶装置においては、・・ミン
ク符号による誤り訂正回路が設置されている。

誤りが検出された場合においては、その誤りは訂正され
るが、誤りの訂正を行うためにはある程度の時間を必要
とする。

従来のデータ処理装置においては、基本マシン・サイク
ルは誤り訂正に要する時間を考慮して定められており、
そのため処理効率が低下するという欠点を有している。

本考案は、上記の欠点を除去するものであって、必要時
のみ、出力クロックの周期即ちマシン・サイクル周期を
延長するようになったデータ処理装置におけるクロック
回路を提供することを目的とするものである。

そしてそのため、本考案のデータ処理装置におけるクロ
ック回路は、データと誤り訂正符号とを記憶するメモリ
本体、及び該メモリ本体から読出されたデータと誤り訂
正符号とが入力されるエラー検出訂正回路を有するデー
タ処理装置におけるクロック回路であって、該クロック
回路は、発振器、第１のＪ−にフリップ・フロップ、第
２のＪ−にフリップ・フロップ、第３のＪ−にフリップ
・フロップ、上記第１のＪ−にフリップ・フロップのク
ロック入力端子と上記第２のＪ−にフリップ・フロップ
のクロック入力端子とに上記発振器からの出力パルスＲ
ＥＣＫ供給する第１のクロック供給手段、上記第３のＪ
−にフリップ・フロップのクロック入力端子に上記発振
器からの出力パルスＲＥＣＫの反転したものを供給する
第２のクロック供給手段、上記第１のＪ−にフリップ・
フロップの否定出力と上記第２のＪ−にフリップ・フロ
ップの肯定出力とが入力される第１のＡＮＤ回路、該第
１のＡＮＤ回路の出力信号ＱＢＣを上記第３のＪ−にフ
リップ・フロップのＪ入力端子に供給する信号線、上記
第３のＪ−にフリップ・フロップのに入力端子に論理「
ｌ」の固定信号を供給する固定信号供給手段、上記第３
のＪ−にフリップ・フロップめ肯定出力と上記エラー検
出訂正回路からの訂正可能なリード・エラーの有無を示
すリード・エラー信号とが入力される第２のＡＮＤ回路
、上記第１のＪ−にフリップ・フロップの肯定出力を上
記第２のＪ−にフリップ・フロップのＪ入力端子に供給
する信号線、上記第１のＪ−にフリップ・フロップの否
定出力が入力される肯定入力端子と上記第２のＡＮＤ回
路の出力信号ＲＥＳＴＢが入力される否定入力端子とを
有し且つ出力端子が上記第２のフリップ・フロップのに
入力端子に接続された第３のＡＮＤ回路、上記第２のＪ
−にフリップ・フロップの肯定出力を上記第１のＪ−に
クリップ・フロップのに入力端子に供給する信号線、上
記第２のＪ−にフリップ・フロップの否定出力を上記第
１のＪ−にフリップ・フロップのＪ入力端子に供給する
信号線、上記出力パルスＲＥＣＫと上記出力信号ＲＥ
Ｓ ＴＨとが入力されるＯＲ回路、該ＯＲ回路の出力信
号ＰＦＣＫと上記出力信号ＱＢＣとが所定値をもつ場合
に限り所定値の信号を出力するゲート回路を具備するこ
とを特徴とするものである。

以下、本考案を図面を参照しつつ説明する。

第１図はハミング符号により誤り訂正機能を有する記憶
装置のブロック図、第２図は本考案の１実施例のブロッ
ク図、第３図は誤り訂正を行わない場合における第２図
の装置の動作を説明する図、第４図は誤り訂正を行った
場合における第２図の装置の動作を説明する図である。

第１図において、１は例えばマスク・スレイプ形式のラ
ッチ回路、２．３はゲート、４はシンドローム発生回路
、５はチェック・ピット発生回路、６はデータ訂正回路
、７はシンドローム発生回路、チェック・ビット発生回
路及びデータ訂正回路を含むＦＣＣ−ＬＳＩ、８はメモ
リ本体、９はデコーダ、１０はアドレス・バス、１１は
データ・バス、１２はＲＤ ＥＲ（リード・エラー）信
号線、１３．１４はセレクタをそれぞれ示している。

書込みの場合には、先ずアドレスが指定され、次いでデ
ータはゲート３を経てＥＣＣ−ＬＳＩ７に入り、チェッ
ク・ビットカ斗成され、データはメモリ８のデータ格納
エリア８ａに格納され、チェック・ピットはチェック・
ピット・エリア８ｂに格納される。

読出しの場合には、先ずアドレスが指定され、メモリか
らデータが読出されエラー・チェックが行われる。

データに誤りがない場合には直ちにセレクタ１４、ゲー
ト２を介してラッチ回路ＩＫ送られ、誤りがある場合に
は、ＥＣＣ−ＬＳＩ７で誤りの訂正が行われた後、セレ
クタ１４を介してラッチ回路１に送られる。

ラッチ回路１はクロツりによりデータをラッチする。

データの読出しの場合に、アドレスが指定されてからメ
モリ８からデータを読出してエラー・チェックが終了す
るまでに要する時間が４５０ｎｓ程度、誤り訂正を行う
に要する時間が５０Ｈｓ程度であったと仮定する。

このような場合、読出しサイクルの周期を５００ｎｓ程
度とすると、誤りの訂正が行われる場合には、上記読出
しサイクル周期中に誤りの訂正が行われない場合も発生
する。

また誤りのない場合には５０ｎｓは無駄になる。

本考案はこのような事態の発生を防止するものである。

第２図は本考案の１実施例のブロック図であって、１５
は発振器、１６ないし１８はＪ−にフリップ・フロップ
、１９．２０はＡＮＤ回路、２１はＮＡＮＤＡＮＤ回路
はＯＲ回路、２３はＡＮＤ回路、２４はＮＯＴ回路、Ｒ
ＥＣＫは発振器１５からの出力パルス、ＰＦＣＫはＯＲ
回路２２の出力パルス、ＱＢＣはＡＮＤ回路１９の出力
パルス、ＲＥＳＥはフリップ・フロップ１８の出力パル
ス、ＲＤＥＲは訂正可能なリード・エラーがあったこと
を示す信号、ＲＥＳＴＢはＡＮＤ回路２０の出力パルス
、＊ＦＣＫは読出しクロックである。

＊ＦＣＫ信号の立上りから次の立上りまでが１読出しサ
イクルとなる。

Ｊ−にフリップ・フロップ１６ないし１８は、入力クロ
ックの立上りで動作するものである。

信号ＲＤＥＲが存在しない場合には、第３図に示すよう
な読出しクロック＊ＦＣＫが発生する。

フリップ・フロップ１６．１７．１８はリング・カウン
タを形成し、信号ＱＢＣは、フリップ・フロップ１６が
リセット、フリップ・フロップ１７がセット状態の時に
高レベル出力を発生する。

信号＊ＦＣＫは低レベルがアクティブな状態であり、信
号＊ＦＣＫが立下がると、ラッチ１のマスク側のゲート
が開き、信号＊ＦＣＫが立上がると、データはラッチ１
のスレーブ側に移されてラッチされる。

第４図に示されるように、信号ＲＤＥＲが発生すると、
信号ＲＥＳＴＢ信号が発生する。

信号ＲＥＳＴＢによって、フリップ・フロップ１６．１
７の状態は１時的に固定さ瓢信号ＱＢＣＯ高レベル信号
は延長される。

信号ＲＥ Ｓ Ｔ Ｂ信号はＯＲ回路２２に入力される
ので、信号ＰＦＣＫの高レベル信号も延長される。

ＮＡＮＤＡＮＤ回路て、信号ＱＢＣと信号ＰＦＣＫのＮ
ＡＮＤが取られるので、読出しクロック＊ＦＣＫの低レ
ベル信号が延長される。

さきに述べたように、−読出しサイクルは、読出しクロ
ック＊ＦＣＫの立上りから次の立上りまであるので、第
２図のクロック回路は、信号ＲＤＥＲが入力された場合
には、読出しサイクル周期を延長−ｊる。

図示の例ではζ読出しサイクル周期だけ延長している。

上述の説明から明らかなように、本考案によれば、通常
時においてはマシン・サイクルは短かく、必要時のみマ
シン・サイクルを延長できるので、データ処理装置の処
理効率を従来のものに比し大幅に向上させることが出来
る。

【図面の簡単な説明】

第１図は誤り訂と回路を附加した記憶装置のブロック図
、第２図は本考案の１実施例のブロック図、第３図及び
第４図はそれぞれ第２図の動作を説明する図である。 １５・・・・・・発振器、１６ないし１８・・・・・・
フリップ。 フロップ、１９．２０・・・・・・ＡＮＤ回路、２１・
・・・・・ＮＡＮＤＡＮＤ回路・・・・・・ＯＲ回路、
２３・・・・・・否定ゲート付きＡＮＤ回路、２４・・
・・・・否定回路、＊ＦＣＫ・・・・・・読出しクロッ
ク。

Claims (1)

1. 【実用新案登録請求の範囲】 データと誤り訂正符号とを記憶するメモリ本体、及び該
   メモリ本体から読出されたデータと誤り訂正符号とが入
   力されるエラー検出訂正回路を有するデータ処理装置に
   おけるクロック回路であって、該クロック回路は、発振
   器、第１のＪ−にフリップ・フロップ、第２のＪ−にフ
   リップ・フロップ、第３のＪ−にフリップ・フロップ、
   上記第１のＪ−にフリップ・フロップのクロック入力端
   子と上記第２のＪ−にフリップ・フロップのクロック入
   力端子とに上記発振器からの出力パルスＲＥＣＫを供給
   する第１のクロック供給手段、上記第３のＪ−にフリッ
   プ・フロップのクロック入力端子に上記発振器からの出
   力パルスＲＥＣＫの反転したものを供給する第２のクロ
   ック供給手段、上記第１のＪ−にフリップ・フロップの
   否定出力と上記第２のＪ−にフリップ・フロップの肯定
   出力とが入力される第１のＡＮＤ回路、該第１のＡＮＤ
   回路の出力信号ＱＢＣを上記第３のＪ−にフリップ・フ
   ロップのＪ入力端子に供給する信号線、上記第３のＪ−
   にフリップ・フロップのに入力端子に論理「ｌ」の固定
   信号を供給する固定信号供給手段、上記第３のＪ−にフ
   リップ・フロップの肯定出力と上記エラー検出訂正回路
   からの訂正可能なリード・エラーの有無を示すリード・
   エラー信号とが入力される第２のＡＮＤ回路、上記第１
   のＪ−にフリップ・フロップの肯定出力を上記第２のＪ
   −にフリップ・フロップのＪ入力端子に供給する信号線
   、上記第１のＪ−にフリップ・フロップの否定出力が入
   力される肯定入力端子と上記第２のＡＮＤ回路の出力信
   号ＲＥＳＴＢが入力される否定入力端子とを有し且つ出
   力端子が上記第２のフリップ・フロップのに入力端子に
   接続された第３のＡＮＤ回路、上記第２のＪ−にフリッ
   プ・フロップの肯定出力を上記第１のＪ−にフリップ・
   フロップのに入力端子に供給する信号線、上記第２のＪ
   −にフリップ・フロップの否定出力を上記第１のＪ−に
   フリップ・フロップのＪ入力端子に供給する信号線、上
   記出力パルスＲＥＣＫと上記出力信号ＲＥＳＴＢとが入
   力されるＯＲ回路、該ＯＲ回路の出力信号ＰＦＣＫと上
   記出力信号ＱＢＣとが所定値をもつ場合に限り所定値の
   信号を出力するゲート回路を具備することを特徴とする
   データ処理装置におけ。 るクロック回路。