JPS642972B2 - - Google Patents
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- Publication number
- JPS642972B2 JPS642972B2 JP57232784A JP23278482A JPS642972B2 JP S642972 B2 JPS642972 B2 JP S642972B2 JP 57232784 A JP57232784 A JP 57232784A JP 23278482 A JP23278482 A JP 23278482A JP S642972 B2 JPS642972 B2 JP S642972B2
- Authority
- JP
- Japan
- Prior art keywords
- flop
- error
- flip
- check circuit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、エラー表示用フリツプ・フロツプの
状態とエラー発生時の制御を開始させるエラー制
御フリツプ・フロツプの状態とを常に整合させる
ようにしたエラー発生時の処理方式に関するもの
である。
状態とエラー発生時の制御を開始させるエラー制
御フリツプ・フロツプの状態とを常に整合させる
ようにしたエラー発生時の処理方式に関するもの
である。
メモリとの間でデータ転送を行うメモリ制御ユ
ニツトにおいてはメモリから送られて来るデータ
を受取るためのレジスタが設けられている。この
ようなレジスタに対しては、エラー検出するため
パリテイ・チエツク回路などのチエツク回路が付
加されており、チエツク回路によつてエラー発生
が検出されると、エラー表示用フリツプ・フロツ
プがセツトされ、ランプなどによるエラー表示が
なされる。また、上記のチエツク回路によつてエ
ラーが検出されると、エラー制御用フリツプ・フ
ロツプがセツトされ、割込みがかけられ、エラー
処理が開始される。
ニツトにおいてはメモリから送られて来るデータ
を受取るためのレジスタが設けられている。この
ようなレジスタに対しては、エラー検出するため
パリテイ・チエツク回路などのチエツク回路が付
加されており、チエツク回路によつてエラー発生
が検出されると、エラー表示用フリツプ・フロツ
プがセツトされ、ランプなどによるエラー表示が
なされる。また、上記のチエツク回路によつてエ
ラーが検出されると、エラー制御用フリツプ・フ
ロツプがセツトされ、割込みがかけられ、エラー
処理が開始される。
従来技術においては、チエツク回路の出力がエ
ラー表示用フリツプ・フロツプおよびエラー制御
用フリツプに直接供給され、メモリからのデータ
をセツトするレジスタおよびエラー表示用フリツ
プ・フロツプに対しては、メモリ・アクセスの特
定のタイミングで停止するクロツクが供給され、
エラー制御用フリツプ・フロツプに対しては常時
動くクロツクが供給されている。したがつてレジ
スタおよびエラー表示用フリツプ・フロツプに供
給されるクロツクが停止している間に、レジスタ
の内容をチエツクするチエツク回路がエラーを検
出すると、エラー制御用フリツプ・フロツプがセ
ツトされ、エラー処理が開始されるが、エラー表
示用フリツプ・フロツプがセツトされていないの
で、原因不明のエラーが発生したということにな
つてしまう。
ラー表示用フリツプ・フロツプおよびエラー制御
用フリツプに直接供給され、メモリからのデータ
をセツトするレジスタおよびエラー表示用フリツ
プ・フロツプに対しては、メモリ・アクセスの特
定のタイミングで停止するクロツクが供給され、
エラー制御用フリツプ・フロツプに対しては常時
動くクロツクが供給されている。したがつてレジ
スタおよびエラー表示用フリツプ・フロツプに供
給されるクロツクが停止している間に、レジスタ
の内容をチエツクするチエツク回路がエラーを検
出すると、エラー制御用フリツプ・フロツプがセ
ツトされ、エラー処理が開始されるが、エラー表
示用フリツプ・フロツプがセツトされていないの
で、原因不明のエラーが発生したということにな
つてしまう。
エラー表示用フリツプ・フロツプとエラー制御
用フリツプ・フロツプの状態の整合性をとるため
に、エラー表示用フリツプ・フロツプに常時動く
クロツクを供給することも考えられるが、実装上
の制約、特にピン数などの制約により、レジスタ
とチエツク回路に対して同一のクロツクを供給す
ることが望ましい。
用フリツプ・フロツプの状態の整合性をとるため
に、エラー表示用フリツプ・フロツプに常時動く
クロツクを供給することも考えられるが、実装上
の制約、特にピン数などの制約により、レジスタ
とチエツク回路に対して同一のクロツクを供給す
ることが望ましい。
本発明は、上記の考察に基づくものであつて、
レジスタとこのレジスタをチエツクするチエツク
回路に対して同一のクロツクを供給しながらエラ
ー表示用フリツプ・フロツプとエラー制御用フリ
ツプ・フロツプとを常に整合できるようにしたエ
ラー発生時の処理方式を提供することを目的とし
ている。
レジスタとこのレジスタをチエツクするチエツク
回路に対して同一のクロツクを供給しながらエラ
ー表示用フリツプ・フロツプとエラー制御用フリ
ツプ・フロツプとを常に整合できるようにしたエ
ラー発生時の処理方式を提供することを目的とし
ている。
そしてそのため、本発明のエラー発生時の処理
方式は、レジスタと、レジスタの内容をチエツク
するチエツク回路と、エラー表示用フリツプ・フ
ロツプと、エラー制御用フリツプ・フロツプとを
具備し、上記チエツク回路の出力が上記エラー表
示用フリツプ・フロツプのデータ入力およびエラ
ー制御用表示フリツプ・フロツプのデータ入力に
供給され、特定の事象が生起している期間又は上
記エラー制御用フリツプ・フロツプの出力が所定
値を有しているときに停止するクロツクが上記エ
ラー表示用フリツプ・フロツプに供給され、常時
動くクロツクが上記エラー制御用フリツプ・フロ
ツプに供給されるようになつたエラー発生時の処
理方式において、上記特定事象が生起していない
ことを条件として上記チエツク回路の出力が上記
エラー制御用フリツプ・フロツプに供給されるよ
うにすると共に、上記チエツク回路の出力を上記
エラー表示用フリツプ・フロツプに直接供給する
ように構成したことを特徴とするものである。
方式は、レジスタと、レジスタの内容をチエツク
するチエツク回路と、エラー表示用フリツプ・フ
ロツプと、エラー制御用フリツプ・フロツプとを
具備し、上記チエツク回路の出力が上記エラー表
示用フリツプ・フロツプのデータ入力およびエラ
ー制御用表示フリツプ・フロツプのデータ入力に
供給され、特定の事象が生起している期間又は上
記エラー制御用フリツプ・フロツプの出力が所定
値を有しているときに停止するクロツクが上記エ
ラー表示用フリツプ・フロツプに供給され、常時
動くクロツクが上記エラー制御用フリツプ・フロ
ツプに供給されるようになつたエラー発生時の処
理方式において、上記特定事象が生起していない
ことを条件として上記チエツク回路の出力が上記
エラー制御用フリツプ・フロツプに供給されるよ
うにすると共に、上記チエツク回路の出力を上記
エラー表示用フリツプ・フロツプに直接供給する
ように構成したことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
図は本発明の１実施例のブロツク図である。図
において、１はレジスタ、２はチエツク回路、３
はエラー表示用フリツプ・フロツプ、４はエラー
制御用フリツプ・フロツプ、５と６はAND回路、
７はOR回路、CLKAは停止するクロツク、CLK
とCLKBは停止しないクロツクをそれぞれ示して
いる。
において、１はレジスタ、２はチエツク回路、３
はエラー表示用フリツプ・フロツプ、４はエラー
制御用フリツプ・フロツプ、５と６はAND回路、
７はOR回路、CLKAは停止するクロツク、CLK
とCLKBは停止しないクロツクをそれぞれ示して
いる。
レジスタ１にはメモリから送られて来るデータ
がセツトされる。チエツク回路２はパリテイ・チ
エツク回路のようにAND−ORの組合せで作られ
るものであり、クロツクと無関係のものである。
AND回路５は、信号ERR１および信号CLOFF
が論理「０」のときクロツク信号CLKを出力し、
信号ERR１又は信号CLOFFが論理「１」のとき
クロツク信号CLKを出力しない。AND回路５の
出力が停止するクロツク信号CLKAとなる。信号
CLOFFはメモリ・アクセスの特定のタイミング
で論理「１」となるものである。信号ERR１は、
エラー制御用フリツプ・フロツプ４の出力信号で
ある。AND回路６は、信号CLOFFが論理「１」
のとき論理「０」を出力する。NOR回路７は、
信号ERR１又は信号CLOFFが論理「１」のとき
論理「０」を出力する。NOR回路７の出力が
AND回路５の一方の入力となる。信号ERR１が
論理「１」となると、エラー割込みがかけられ、
エラー処理が開始される。レジスタ１、チエツク
回路２、エラー表示用フリツプ・フロツプ３およ
びAND回路５はメモリ制御ユニツトの中に存在
するものであり、エラー制御用フリツプ・フロツ
プ４およびAND回路６はクロツク制御回路やエ
ラー制御回路などを持つユニツトの中に存在する
ものである。
がセツトされる。チエツク回路２はパリテイ・チ
エツク回路のようにAND−ORの組合せで作られ
るものであり、クロツクと無関係のものである。
AND回路５は、信号ERR１および信号CLOFF
が論理「０」のときクロツク信号CLKを出力し、
信号ERR１又は信号CLOFFが論理「１」のとき
クロツク信号CLKを出力しない。AND回路５の
出力が停止するクロツク信号CLKAとなる。信号
CLOFFはメモリ・アクセスの特定のタイミング
で論理「１」となるものである。信号ERR１は、
エラー制御用フリツプ・フロツプ４の出力信号で
ある。AND回路６は、信号CLOFFが論理「１」
のとき論理「０」を出力する。NOR回路７は、
信号ERR１又は信号CLOFFが論理「１」のとき
論理「０」を出力する。NOR回路７の出力が
AND回路５の一方の入力となる。信号ERR１が
論理「１」となると、エラー割込みがかけられ、
エラー処理が開始される。レジスタ１、チエツク
回路２、エラー表示用フリツプ・フロツプ３およ
びAND回路５はメモリ制御ユニツトの中に存在
するものであり、エラー制御用フリツプ・フロツ
プ４およびAND回路６はクロツク制御回路やエ
ラー制御回路などを持つユニツトの中に存在する
ものである。
次に、図の実施例の動作について説明する。い
ま、エラー表示用フリツプ・フロツプ３とエラー
制御用フリツプ・フロツプ４が共にリセツトされ
ているものとする。チエツク回路２がエラー発生
を検出すると、チエツク回路２は論理「１」のエ
ラー信号を出力する。信号CLOFFが論理「０」
であると、クロツク信号CLKAが生成され、この
クロツク信号CLKAによつて論理「１」のエラー
信号がエラー表示用フリツプ・フロツプ３にセツ
トされ、これと同時にエラー制御フリツプ・フロ
ツプ４がセツトされる。エラー制御フリツプ・フ
ロツプ４がセツトされると、信号ERR１が論理
「１」となり、クロツク信号CLKAが停止され、
レジスタ１の内容はエラー発生時の状態に保たれ
る。
ま、エラー表示用フリツプ・フロツプ３とエラー
制御用フリツプ・フロツプ４が共にリセツトされ
ているものとする。チエツク回路２がエラー発生
を検出すると、チエツク回路２は論理「１」のエ
ラー信号を出力する。信号CLOFFが論理「０」
であると、クロツク信号CLKAが生成され、この
クロツク信号CLKAによつて論理「１」のエラー
信号がエラー表示用フリツプ・フロツプ３にセツ
トされ、これと同時にエラー制御フリツプ・フロ
ツプ４がセツトされる。エラー制御フリツプ・フ
ロツプ４がセツトされると、信号ERR１が論理
「１」となり、クロツク信号CLKAが停止され、
レジスタ１の内容はエラー発生時の状態に保たれ
る。
以上の説明から明らかなように、本発明によれ
ば、実装上の制約を受けずにエラー表示用フリツ
プ・フロツプとエラー制御用フリツプ・フロツプ
の状態を整合させることが出来る。
ば、実装上の制約を受けずにエラー表示用フリツ
プ・フロツプとエラー制御用フリツプ・フロツプ
の状態を整合させることが出来る。
図は本発明の１実施例のブロツク図である。
１……レジスタ、２……チエツク回路、３……
エラー表示用フリツプ・フロツプ、４……エラー
制御用フリツプ・フロツプ、５と６……AND回
路、７……NOR回路、CLKA……停止するクロ
ツク、CLK，CLKB……停止しないクロツク。
エラー表示用フリツプ・フロツプ、４……エラー
制御用フリツプ・フロツプ、５と６……AND回
路、７……NOR回路、CLKA……停止するクロ
ツク、CLK，CLKB……停止しないクロツク。
Claims (1)
- １ レジスタと、レジスタの内容をチエツクする
チエツク回路と、エラー表示用フリツプ・フロツ
プと、エラー制御用フリツプ・フロツプとを具備
し、上記チエツク回路の出力が上記エラー表示用
フリツプ・フロツプのデータ入力およびエラー制
御用フリツプ・フロツプのデータ入力に供給さ
れ、特定の事象が生起している期間又は上記エラ
ー制御用フリツプ・フロツプの出力が所定値を有
しているときに停止するクロツクが上記エラー表
示用フリツプ・フロツプに供給され、常時動くク
ロツクが上記エラー制御用フリツプ・フロツプに
供給されるようになつたエラー発生時の処理方式
において、上記特定事象が生起していないことを
条件として上記チエツク回路の出力が上記エラー
制御用フリツプ・フロツプに供給されるようにす
ると共に、上記チエツク回路の出力を上記エラー
表示用フリツプ・フロツプに直接供給するように
構成したことを特徴とするエラー発生時の処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232784A JPS59123949A (ja) | 1982-12-29 | 1982-12-29 | エラ−発生時の処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232784A JPS59123949A (ja) | 1982-12-29 | 1982-12-29 | エラ−発生時の処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123949A JPS59123949A (ja) | 1984-07-17 |
| JPS642972B2 true JPS642972B2 (ja) | 1989-01-19 |
Family
ID=16944682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232784A Granted JPS59123949A (ja) | 1982-12-29 | 1982-12-29 | エラ−発生時の処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123949A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580558B2 (ja) * | 1985-04-26 | 1997-02-12 | 株式会社日立製作所 | インタフェース装置 |
-
1982
- 1982-12-29 JP JP57232784A patent/JPS59123949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123949A (ja) | 1984-07-17 |
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