JPS5840618A - プロセス入出力制御方式 - Google Patents
プロセス入出力制御方式Info
- Publication number
- JPS5840618A JPS5840618A JP311582A JP311582A JPS5840618A JP S5840618 A JPS5840618 A JP S5840618A JP 311582 A JP311582 A JP 311582A JP 311582 A JP311582 A JP 311582A JP S5840618 A JPS5840618 A JP S5840618A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- input
- linkage
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセス入出力制御方式に係り、特に、プロ
セス入出力の単位時間あたシの処理点数が非常に多い場
合、または入出力デーパタフオーマットが複雑である場
合のプロセス入出力制御方式％式％ 従来、計算制御システムＴ１鉄道計算機制御のように、
プロセス入出力の単位時間の処理点数が非常に多く、シ
かもそのデータフォーマットが計算機の処理しやすいよ
うなってない時には、計算機自身が入出力処理とデータ
編集を行なっていた。
セス入出力の単位時間あたシの処理点数が非常に多い場
合、または入出力デーパタフオーマットが複雑である場
合のプロセス入出力制御方式％式％ 従来、計算制御システムＴ１鉄道計算機制御のように、
プロセス入出力の単位時間の処理点数が非常に多く、シ
かもそのデータフォーマットが計算機の処理しやすいよ
うなってない時には、計算機自身が入出力処理とデータ
編集を行なっていた。
この丸め計算機負荷が相当大きくなっている。計算機の
負荷が大きすぎて問題となるような場合には、計算機の
外でリレー回路によシ、計算機の処理しやすいような形
に論理回路を構成し、データフオマットの編集、優先割
込を行なっていた。これでは入出力情報の点数と複雑さ
に対応してコスト高を招く。また接点の数が増すので信
頼性が低い、さらに、誤ま多信号に対するチェックがで
きない。
負荷が大きすぎて問題となるような場合には、計算機の
外でリレー回路によシ、計算機の処理しやすいような形
に論理回路を構成し、データフオマットの編集、優先割
込を行なっていた。これでは入出力情報の点数と複雑さ
に対応してコスト高を招く。また接点の数が増すので信
頼性が低い、さらに、誤ま多信号に対するチェックがで
きない。
従ってプロセス入出力の単位時間の処理点数が非常に多
い場合には計算機に負担を与えず、更に信頼性、経済性
とも高いプロセス入出力−の制御方式が要求される。
い場合には計算機に負担を与えず、更に信頼性、経済性
とも高いプロセス入出力−の制御方式が要求される。
本発明の目的は制御用計算機に大きな負担をかけること
なくプロセス入出力信号の制御をおこなうプロセス入出
力制御方式を提供することにある。
なくプロセス入出力信号の制御をおこなうプロセス入出
力制御方式を提供することにある。
本発明は、上記目的を達成するため、主計算機のコアメ
モリを共通に使用可能なミニコンピユータであるプロセ
ス入出力専用プロセッサ（ＰＩＯＰ）を設け、プロセス
の入出力処理とデータの編集をＰＩＯＰに行なわ讐、主
計算機とＰＩＯＰとのリンケージには主計算機のコアメ
モリに９ノケージ用バツフアと割込信号を入出力共それ
ぞれ２つずつ設け、それぞれ処理の高速化の為に、スイ
ッチングによ）一方のバッファをＰＩＯＰ処理で使用す
る時は他方は主計算機の処理が可能なようにしたことを
特徴とする。
モリを共通に使用可能なミニコンピユータであるプロセ
ス入出力専用プロセッサ（ＰＩＯＰ）を設け、プロセス
の入出力処理とデータの編集をＰＩＯＰに行なわ讐、主
計算機とＰＩＯＰとのリンケージには主計算機のコアメ
モリに９ノケージ用バツフアと割込信号を入出力共それ
ぞれ２つずつ設け、それぞれ処理の高速化の為に、スイ
ッチングによ）一方のバッファをＰＩＯＰ処理で使用す
る時は他方は主計算機の処理が可能なようにしたことを
特徴とする。
以下、本発明を図面にしたがって詳細に説明する。
第１図は本発明のハードウェアの構成を示すものでおる
。第１図において、ｌは制御対象プロセス、２はプロセ
ス入出力装置、３はプロセスＩＯプロセッサ（ＰＩＯＰ
）、４ＦｉＰＩＯＰ３のプライベートコア、５はＰＩＯ
Ｐ３と共通使用する主計算機１０のリンケージエリア、
６〜８は主計算機のプ、 ライベートコア、９は主計萼
機ＢＰＵである。
。第１図において、ｌは制御対象プロセス、２はプロセ
ス入出力装置、３はプロセスＩＯプロセッサ（ＰＩＯＰ
）、４ＦｉＰＩＯＰ３のプライベートコア、５はＰＩＯ
Ｐ３と共通使用する主計算機１０のリンケージエリア、
６〜８は主計算機のプ、 ライベートコア、９は主計萼
機ＢＰＵである。
１２〜１５は主計算機ＢＰＵ９とＰＩＯＰ３との相互の
割込み信号で、詳細について後説する。
割込み信号で、詳細について後説する。
第２図は、主計算機とＰＩＯＰとのリンケージを説明す
る構成図である。３，４．９は前記の如くそれぞれＰＩ
ＯＰ、ＰＩＯＰのプライベートコア、主計算機ＢＰＵで
ある。１６〜２０はＰＩＯＰ３からの情報を主計算機に
渡すためのリンケージバッファ回路、２１〜２５は主計
算機によって処理されたデータをＰＩＯＰに渡すための
リンケージバッファ回路で、これらは第１図のリンケー
ジエリア５内に設けられるものである。１６は書き込み
スイッチ回路、１８．２０は入力情報書き込みバッファ
、１７．１９はそれぞれ前記バッファ１８゜２０内のデ
ータが主計算機によって取込まれているか否か、および
ＰＩＯＰがこれらのバッファ内にデータ書き込みを終了
したか否かを記憶する取込み表示レジスタ、１２．１３
はｐｘｏｐａからのデータがそれぞれバッファ１８，２
０に書き込み終了した場合にこれを主計算機に送達する
割込み信号である。
る構成図である。３，４．９は前記の如くそれぞれＰＩ
ＯＰ、ＰＩＯＰのプライベートコア、主計算機ＢＰＵで
ある。１６〜２０はＰＩＯＰ３からの情報を主計算機に
渡すためのリンケージバッファ回路、２１〜２５は主計
算機によって処理されたデータをＰＩＯＰに渡すための
リンケージバッファ回路で、これらは第１図のリンケー
ジエリア５内に設けられるものである。１６は書き込み
スイッチ回路、１８．２０は入力情報書き込みバッファ
、１７．１９はそれぞれ前記バッファ１８゜２０内のデ
ータが主計算機によって取込まれているか否か、および
ＰＩＯＰがこれらのバッファ内にデータ書き込みを終了
したか否かを記憶する取込み表示レジスタ、１２．１３
はｐｘｏｐａからのデータがそれぞれバッファ１８，２
０に書き込み終了した場合にこれを主計算機に送達する
割込み信号である。
主計算機からＰＩＯＰへのデータを渡す回路においても
同様に、２５は書き込みスイッチ回路、２２．２４はリ
ンケージバッファ、２１．２３は各りンケージパツファ
２２．２４のデータがＰＩＯＰによって取込まれたか否
か、および主計算機の処理データの書き込みが終了し良
か否かを記憶する取込み表示レジスタ、１４．１５はそ
れぞれリンケージバッファ２２．２４へ書き込みが終了
した場合にＢＰＯ４からＰＩＯＰ３に送られる割込み信
号である。
同様に、２５は書き込みスイッチ回路、２２．２４はリ
ンケージバッファ、２１．２３は各りンケージパツファ
２２．２４のデータがＰＩＯＰによって取込まれたか否
か、および主計算機の処理データの書き込みが終了し良
か否かを記憶する取込み表示レジスタ、１４．１５はそ
れぞれリンケージバッファ２２．２４へ書き込みが終了
した場合にＢＰＯ４からＰＩＯＰ３に送られる割込み信
号である。
９２図に示した回路の動作について次に説明する。
第１図に示したように、プロセス１からの膨大にして複
雑なデータはプロセス入出力装置２を介してＰＩＯＰ３
に取込まれる。ＰＩＯＰ３はそのプライベート・ア４に
記憶されているデータ変換用チー＾ プルを参照して入力データを編集し、主計算機が処理し
やすいようにリンケージバッファ１Ｂ。
雑なデータはプロセス入出力装置２を介してＰＩＯＰ３
に取込まれる。ＰＩＯＰ３はそのプライベート・ア４に
記憶されているデータ変換用チー＾ プルを参照して入力データを編集し、主計算機が処理し
やすいようにリンケージバッファ１Ｂ。
２０（現在切替スイッチ１６の接続されている方）に書
き込む。この書き込みを行なう際、に、取込み表示レジ
スタ１７．１９の内容が主計算機取込みずみでないこと
を表示するものであれば、書き込みを一時待ち、取込み
終了情報がＢＰＯ４より送られて取込み表示レジスタ１
７．１９の内容が変ってから書き込みを始める。ＰＩＯ
Ｐがりンケージバツファ１８．２０に書き込み終了した
ら、取込み表示レジスタ１７．１９にＰＩＯＰ占有表示
をして、該当リンケージバッファのデータを主計算機が
取込むよう指令する割込み信号１２．１３を出力する。
き込む。この書き込みを行なう際、に、取込み表示レジ
スタ１７．１９の内容が主計算機取込みずみでないこと
を表示するものであれば、書き込みを一時待ち、取込み
終了情報がＢＰＯ４より送られて取込み表示レジスタ１
７．１９の内容が変ってから書き込みを始める。ＰＩＯ
Ｐがりンケージバツファ１８．２０に書き込み終了した
ら、取込み表示レジスタ１７．１９にＰＩＯＰ占有表示
をして、該当リンケージバッファのデータを主計算機が
取込むよう指令する割込み信号１２．１３を出力する。
主計算機は取込指令の割込み信号１２゜１３がかかると
、＃感するリンケージバッファ１８．２０のデータを読
み込んでデータ処理を行なう。処理が終了し九ら、取込
み表示レジスタ１７．１９の内容を取込みずみを表示す
るものに変える。
、＃感するリンケージバッファ１８．２０のデータを読
み込んでデータ処理を行なう。処理が終了し九ら、取込
み表示レジスタ１７．１９の内容を取込みずみを表示す
るものに変える。
プルセス出力の場合も前記し次入力の場合と同様で、主
計算機の出力データは、リンケージバッファ２２．２４
のデータがＰＩＯＰによって取込終了している場合には
、リンケージバッファ２２゜２４に処理結果であるデー
タを書き込み、その終了と同時にＦ’ＩＯＰに割込み信
号１４．１５を発する。ＰＩＯＰではその割込み信号に
よシ核当のバッファよシデータを取出し、それをプロセ
ス出力用データに変換し、プロセス入出力装置２を介し
てプロセス１に出力する。
計算機の出力データは、リンケージバッファ２２．２４
のデータがＰＩＯＰによって取込終了している場合には
、リンケージバッファ２２゜２４に処理結果であるデー
タを書き込み、その終了と同時にＦ’ＩＯＰに割込み信
号１４．１５を発する。ＰＩＯＰではその割込み信号に
よシ核当のバッファよシデータを取出し、それをプロセ
ス出力用データに変換し、プロセス入出力装置２を介し
てプロセス１に出力する。
なお、プロセス出力の場合の切替スイッチ２５の動作は
入力１６の場合と同様で、これらはソフトウェアによシ
行なう。
入力１６の場合と同様で、これらはソフトウェアによシ
行なう。
以上に説明したことからも明らかなように、本発明によ
って下記のことが可能となる。
って下記のことが可能となる。
１、 ＰＩＯＰがプロセス入出力処理部分を全て受持
つので主計算機の負荷を大巾に軽減できる。
つので主計算機の負荷を大巾に軽減できる。
２ プロセス入出力の複雑なビット配列、データ構成を
リレー等の論理回路で作る必要がないため、プロセス入
出力部分をコンパクト化し、経済性を高められる。また
リレー接点が大巾に減るので、信頼性が高められる。
リレー等の論理回路で作る必要がないため、プロセス入
出力部分をコンパクト化し、経済性を高められる。また
リレー接点が大巾に減るので、信頼性が高められる。
＆ データフォーマットの編集はソフトウェアで行なう
ので、自由度が高く、変更が容易に行なうことができる
。
ので、自由度が高く、変更が容易に行なうことができる
。
瓜 主計算機の一部機能をＰＩＯＰに持たせることが可
能である。
能である。
氏 主計算機とコアメモリ直結なので、信頼性を高め、
処理が高速化することができる。
処理が高速化することができる。
第１図は本発明のハードウェア構成を示す概略図、第２
図は本発明の入出力制御を説明する概念図である。
図は本発明の入出力制御を説明する概念図である。
Claims (1)
- １、 プロセス状態信号を計算機に取込みまたは該計算
機から該プロセスへの信号を出力するプロセスの人出力
制御方式において、該プロセスの状態信号をプロセス入
出力用プロセッサに取込み演算処理し、該演算処理した
信号を該計算機との共用記憶装置に記憶させ、該計算機
では該記憶装置に記憶されている該プロセスからの信号
を用いて演算処理し′、該演算処理結果を核共用記憶装
置に記憶させ、該プロセス入出力用プロセッサは義兵用
記憶装置に記憶されている該計算機からの出力信号を続
出し、尚該プロセスへの出力信号とすることを特徴とす
るプロセスの入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP311582A JPS5840618A (ja) | 1982-01-11 | 1982-01-11 | プロセス入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP311582A JPS5840618A (ja) | 1982-01-11 | 1982-01-11 | プロセス入出力制御方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP734573A Division JPS5610665B2 (ja) | 1973-01-18 | 1973-01-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5840618A true JPS5840618A (ja) | 1983-03-09 |
Family
ID=11548347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP311582A Pending JPS5840618A (ja) | 1982-01-11 | 1982-01-11 | プロセス入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5249117A (en) * | 1989-04-26 | 1993-09-28 | The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland | Adaptive control systems |
-
1982
- 1982-01-11 JP JP311582A patent/JPS5840618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5249117A (en) * | 1989-04-26 | 1993-09-28 | The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland | Adaptive control systems |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2545482B2 (ja) | インタ―フェイス装置の転送パラメ―タ設定方法 | |
| JPH0238975B2 (ja) | ||
| JPH0133854B2 (ja) | ||
| JPH0776932B2 (ja) | デ−タ伝送方式 | |
| JPS59172009A (ja) | 数値制御装置 | |
| JPS5840618A (ja) | プロセス入出力制御方式 | |
| JPH02500692A (ja) | マルチプロセッサコンピュータにおける演算要素の統合 | |
| JPS6259825B2 (ja) | ||
| JP2581080B2 (ja) | デバック用マイクロプロセッサ | |
| JPS60237503A (ja) | シ−ケンスコントロ−ラの高速処理方式 | |
| JPH0548490B2 (ja) | ||
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| SU1539787A1 (ru) | Микропрограммное устройство дл сопр жени процессора с абонентами | |
| JPH0418658A (ja) | 機能分散型計算機システム | |
| JPH02183332A (ja) | プログラムド制御方式 | |
| JPH0256697B2 (ja) | ||
| JPH01130218A (ja) | 複数補助記憶同時制御装置 | |
| JPH0150936B2 (ja) | ||
| JPS59168528A (ja) | イニシヤル・プログラム・ロ−ド方式 | |
| JPS6213690B2 (ja) | ||
| JPH01321540A (ja) | インタフェース回路 | |
| JPH0782452B2 (ja) | 演算処理装置 | |
| JPH06223046A (ja) | バストレース実行方法 | |
| JPS6214869B2 (ja) | ||
| JPS61260330A (ja) | マイクロプログラム制御装置 |